高周波共振コンバータの設計上の検討事項として、部品の選定、寄生パラメータを使用した設計、同期整流器の設計、電圧ゲインの設計などを挙げることができます。この Power Tip は、スイッチング部品の選択に影響を及ぼす主なパラメータと、高周波共振コンバータにおけるトランスの巻線内静電容量の影響に焦点を当てています。

この 10 年間で、ワイド バンドギャップ (WBG) デバイスが商用化された結果、はるかに高い周波数でのパワー コンバータ動作が可能になり、電力密度を高めることができました。高性能な電源には、WBG デバイス、特にシリコン カーバイドや窒化ガリウム電界効果トランジスタ (FET) が組み込まれ始めています。これは、出力容量 (C_oss )、ゲート電荷 (Q_g )、オン抵抗 (R_DS(on) )、逆回復電荷 (Q_rr ) が原因で、同じブレークダウン電圧レベルでシリコンまたはシリコンのスーパー ジャンクション FET よりも低くなるか存在しない状態になります。Q_g が小さいほど、必要な駆動電力が減少し (P_drive = V_drive Q_g F_sw )、R_DS(on) が小さいほど導通損失が低減します。ここで、V_drive は駆動電圧、F_sw は FET のスイッチング周波数です。Q_g と R_DS(on) 以外に、高周波コンバータで部品を選定する際には、C_oss と Q_rr も考慮することが重要です。

図 1 に示すインダクタ - インダクタ - コンデンサ直列共振コンバータ (LLC-SRC) などの共振コンバータでは、ゼロ電圧スイッチング (ZVS) を実現するために、共振タンクの電流によって FET の C_oss (図 2 の状態 1) が充電/放電されます。ZVS は、ゲート電圧が高くなる前に、FET のドレイン - ソース間電圧 (V_DS ) がゼロに達していることを意味します。したがって、C_oss が低いほど、同じ共振タンク電流レベルの下でデッドタイムを短縮して ZVS を実現できます。デッドタイムが短いということは、デューティサイクルが長くなり、1 次側共振タンクと FET の 2 乗平均平方根 (RMS) 電流が小さくなることを意味します。これは、効率が向上し、より高いスイッチング周波数でコンバータを動作させる能力があります。

ZVS を実現するために、常に、FET のボディ ダイオードが電流を伝導する期間があります(図 2 の状態 2)。ボディ ダイオードが電流を流しているときに FET に Q_rr が生じて再度オンになると、FET 自体によって Q_rr が放電する逆電流が発生し、ハード スイッチングと高電圧ストレスが発生して FET の損傷を招く可能性があります。

図 3 に、LLC-SRC の起動プロセス時に発生するこのハード スイッチング現象を示します (図 1 を参照)。FET Q₂ が最初に電流を導通すると、インダクタ電流 I_PRI が上昇します。その後、電流 I_PRI は、FET Q₁ チャネルとボディ ダイオードを経由して導通します。電流を逆方向に流れるのを防ぎながら、FET Q₂ が再度オンになります。Q_rr に起因して、FET Q₁ は Q_rr を放電するために自己逆電流を生成し、高い電圧ストレスが生じます。

高周波共振コンバータの場合、共振タンクのインピーダンスは、一般的に、低周波数共振コンバータのインピーダンスよりもはるかに低くなります。そのため、高周波共振コンバータでは、スタートアップ時の突入電流はさらに大きくなることが予想されます。図 1 の LLC-SRC を例に使用すると、出力電圧がゼロのとき (スタートアップ時の初期条件)、Q₂ が最初に導通したときのスタートアップ電流を制限する唯一のインピーダンスは、LLC-SRC の直列共振インダクタ L_r です。高効率で高周波の共振コンバータ設計、特にバスコンバータでは、効率を向上させるために一般的に L_r を最小化します。L_r 値が小さいと、同じスタートアップ周波数におけるスタートアップ電流が大きくなるため、Q_rr に関連するハード スイッチングの影響を受けやすくなります。そのため、高周波共振コンバータでは低 Q_rr FET を使用することが不可欠です。

前述の WBG デバイスの利点を活用することにより、従来の絶縁電源よりも 5 ～ 10 倍の速度で、絶縁共振コンバータをメガヘルツ帯域で動作させることができます。高周波数ドメインでは、コンバータの設計プロセスにおいて「無視できる」と考えられていた多くのパラメータは、トランスの巻線内コンデンサなど、もはや無視できません。

従来の共振コンバータ設計プロセスでは、ZVS を実現するために、設計者は共振タンクに蓄積されたエネルギーが FET C_oss に蓄積されたエネルギーよりも大きいことを確認する必要があります。これにより、C_oss が共振タンクに蓄積されたエネルギーをより消耗させます。図 1 に示す LLC-SRC を例にとると、式 1 によってこの不等式の有効性が確認されます。

ここで、I_Lm は磁化インダクタ L_m のピーク電流、V_in は LLC-SRC の入力電圧です。式 1 は、インダクタを L_m に適用すると、式 2 に書き換えることができます。

ここで、n = N_p :N_s1 (N_s1 = N_s2 と仮定) はトランスの巻線比、V_out は出力電圧です。

共振コンバータの設計が広い動作範囲とホールドアップ時間に対応する必要がある場合、L_n = L_m /L_r を Low に維持するため、L_m は一般に式 2 の右側の値よりもはるかに小さくなります (閉ループ LLC-SRC 設計で L_n の値を 4 から 10 まで適用)。バス コンバータなどの共振コンバータ設計に高いコンバータ効率が必要な場合、L_m を最大化することで 1 次側 RMS 電流が小さくなり、導通損失が小さくなります。この場合、L_m の値は、式 2 の右側の値に近くなります。式 2 は理想的なトランスを使用した場合の理想的な条件のみを表します。実際のトランスでは、多くのパラメータが C_oss の充電/放電能力に影響を及ぼす可能性があります。最も重要なパラメータは巻線内の静電容量です。

図 4 に、LLC-SRC のスイッチング過渡時の簡略化された回路モデルを示します。ここでは、L_m (I_Lm ) の電流が C_eq (共振コンデンサ C_r と直列に接続された 2 つの FET の C_oss) を放電します (ここでは C_r を電圧源と仮定しています)。トランスの巻線内容量 (C_TX ) がないと、すべての I_Lm が C_eq になり、式 2 が有効になります。ただし、C_TX が存在するため、トランスの巻線の極性を変更するには、一部の I_Lm を C_TX に接続する必要があります。これにより、C_oss の放電能力が低下し、ZVS が失われる可能性が高くなります。したがって、1 次巻線の層を各層から離して、2 次巻線の層の距離だけでなく、2 次巻線の層の距離も考慮することで、C_TX を低く保つことが不可欠です。

L_m 値を決定する際の目安として、式 2 を使用して計算された最大 L_m 値のわずか半分しか使用しません。トランスを実際に構築する前に、C_TX 値を予測するのは一般的に困難であるためです。400V 入力のコンバータでは、C_TX は一般に 22pF ～ 100pF の範囲内に収まります。また、マージンをもって L_m を十分に低く抑えるために、トランスの構造が固定されてから回路シミュレーションで C_TX をモデル化するのにも非常に役立ちます。

このシリーズの次回の投稿では、高周波共振コンバータ設計における同期整流器の設計上の課題に焦点を当てます。

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この記事は、以前 EDN.com で公開された記事です。