JAJU732E June   2019  – April 2024 TMS320F28P550SG , TMS320F28P550SJ , TMS320F28P559SG-Q1 , TMS320F28P559SJ-Q1

 

  1.   1
  2.   概要
  3.   参照情報
  4.   特長
  5.   アプリケーション
  6.   6
  7. 1システムの説明
    1. 1.1 主なシステム仕様
  8. 2システム概要
    1. 2.1 ブロック図
    2. 2.2 主な使用製品
      1. 2.2.1  UCC21710
      2. 2.2.2  UCC14141-Q1
      3. 2.2.3  AMC1311
      4. 2.2.4  AMC1302
      5. 2.2.5  OPA320
      6. 2.2.6  AMC1306M05
      7. 2.2.7  AMC1336
      8. 2.2.8  TMCS1133
      9. 2.2.9  TMS320F280039C
      10. 2.2.10 TLVM13620
      11. 2.2.11 ISOW1044
      12. 2.2.12 TPS2640
    3. 2.3 システム設計理論
      1. 2.3.1 電源システムとのデュアル アクティブ ブリッジの類似性
      2. 2.3.2 デュアル アクティブ ブリッジ – スイッチング シーケンス
      3. 2.3.3 デュアル アクティブ ブリッジ - ゼロ電圧スイッチング (ZVS)
      4. 2.3.4 デュアル アクティブ ブリッジ - 設計上の考慮事項
        1. 2.3.4.1 漏れインダクタ
        2. 2.3.4.2 ソフト スイッチングの範囲
        3. 2.3.4.3 インダクタンスの電流への影響
        4. 2.3.4.4 位相シフト
        5. 2.3.4.5 コンデンサの選択
          1. 2.3.4.5.1 DC ブロッキング コンデンサ
        6. 2.3.4.6 スイッチング周波数
        7. 2.3.4.7 トランスの選択
        8. 2.3.4.8 SiC MOSFET の選択
      5. 2.3.5 損失解析
        1. 2.3.5.1 SiC MOSFET とダイオードの損失
        2. 2.3.5.2 トランスの損失
        3. 2.3.5.3 インダクタの損失
        4. 2.3.5.4 ゲート ドライバの損失
        5. 2.3.5.5 効率
        6. 2.3.5.6 熱に関する注意事項
  9. 3回路の説明
    1. 3.1 電力段
    2. 3.2 DC 電圧センシング
      1. 3.2.1 1 次側 DC 電圧検出
      2. 3.2.2 2 次側 DC 電圧検出
        1. 3.2.2.1 2 次側バッテリ電圧センシング
    3. 3.3 電流検出
    4. 3.4 電力アーキテクチャ
      1. 3.4.1 補助電源
      2. 3.4.2 ゲート ドライバのバイアス電源
      3. 3.4.3 検出回路用の絶縁型電源
    5. 3.5 ゲート ドライバの回路
    6. 3.6 追加回路
    7. 3.7 シミュレーション
      1. 3.7.1 構成
      2. 3.7.2 シミュレーションを実行
  10. 4ハードウェア、ソフトウェア、テスト要件、テスト結果
    1. 4.1 必要なハードウェアとソフトウェア
      1. 4.1.1 ハードウェア
      2. 4.1.2 ソフトウェア
        1. 4.1.2.1 ソフトウェア入門
        2. 4.1.2.2 ピン構成
        3. 4.1.2.3 PWM の構成
        4. 4.1.2.4 高分解能の位相シフト構成
        5. 4.1.2.5 ADC 構成
        6. 4.1.2.6 ISR 構造
    2. 4.2 テスト設定
    3. 4.3 PowerSUITE GUI
    4. 4.4 ラボ
      1. 4.4.1 ラボ 1
      2. 4.4.2 ラボ 2
      3. 4.4.3 ラボ 3
      4. 4.4.4 ラボ 4
      5. 4.4.5 ラボ 5
      6. 4.4.6 ラボ 6
      7. 4.4.7 ラボ 7
    5. 4.5 テスト結果
      1. 4.5.1 閉ループのパフォーマンス
  11. 5デザイン ファイル
    1. 5.1 回路図
    2. 5.2 部品表 (BOM)
    3. 5.3 Altium プロジェクト
    4. 5.4 ガーバー ファイル
    5. 5.5 アセンブリの図面
  12. 6関連資料
    1. 6.1 商標
  13. 7用語
  14. 8著者について
  15. 9改訂履歴

4.1.2.6 ISR 構造

この DAB プロジェクトは、2 つの ISR (ISR1 および ISR2) で構成されています。ISR1 のほうが高速で、ネスティング不可能です。ISR1 は、制御ループおよび PWM 更新用に予約されています。ISR1 は、PRIM_LEG1_PWM_BASE → EPWM_INT_TBCTR_U_CMPC イベントでトリガされます。

この ISR に関連する定義は以下のとおりです。

#define DAB_ISR1_PERIPHERAL_TRIG_BASE DAB_PRIM_LEG1_PWM_BASE
#define DAB_ISR1_TRIG INT_EPWM1
#define DAB_ISR1_PIE_GROUP INTERRUPT_ACK_GROUP3
#define DAB_ISR1_TRIG_CLA CLA_TRIGGER_EPWM1INT

ISR2 は、CPU タイマのオーバーフローにより開始する CPU タイマ INT でトリガされます。ISR2 は、コマンド リファレンスのスルーレート機能を実行します。

#define DAB_ISR2_TIMEBASE CLLLC_TASKC_CPUTIMER_BASE
#define DAB_ISR2_TRIG INT_TINT2

さらに、CPU タイマは、低速なバックグラウンド タスクのトリガに使用されます (割り込み駆動ではなく、ポーリング)。A タスクは、100Hz の TASKA_FREQ でトリガされます。SFRA GUI はこのレートで呼び出す必要があります。1 つのタスク A1 がこのレートで実行されます。B タスクは、10Hz の TASKB_FREQ でトリガされます。これらは、一部の基本的な LED トグルや、タイミングが重要ではないステート マシンの項目に使用されます。B1、B2、B3 の 3 つのタスクがこれによって処理されます。

図 4-6 に、ISR ソフトウェア構成図を示します。

注: EMAVG_RUN 関数は、現在のソフトウェアでは使用されていません。
TIDA-010054 ソフトウェア構成図：図 4-6 ソフトウェア構成図：
注: 拡張位相シフト制御のために、変数 DAB_pwmEPSAlphaPRef_pu、DAB_pwmEPSAlphaP_pu、DAB_pwmEPSAlphaSRef_pu、DAB_pwmEPSAlphaS_pu、DAB_pwmEPSPhaseShift_P1_P2_ticks、DAB_pwmEPSPhaseShift_P1_S1_ticks および DAB_pwmEPSPhaseShift_P1_S2_ticks が導入されました。関数 DAB_calculatePWMPhaseShift ticks および DAB_HAL_ipdatePWMDutyPeriodPhaseShift() は、それに応じて変更されています。