JAJZ026B April   2024  – February 2025 TMS320F28P550SG , TMS320F28P550SJ , TMS320F28P559SG-Q1 , TMS320F28P559SJ-Q1

 

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  2.   TMS320F28003x Real-Time MCUs Silicon Errata シリコン リビジョン 0
  3. 1使用上の注意およびアドバイザリ マトリックス
    1. 1.1 使用上の注意マトリックス
    2. 1.2 アドバイザリ マトリックス
  4. 2命名法、パッケージのマーキングとリビジョンの識別
    1. 2.1 デバイスおよび開発ツールの命名規則
    2. 2.2 サポート対象デバイス
    3. 2.3 パッケージの記号表記およびリビジョンの識別
  5. 3シリコン リビジョン A の使用上の注意とアドバイザリ
    1. 3.1 シリコン リビジョン A の使用上の注記
      1. 3.1.1 PIE：双方向 PIEACK 書き込みと手動 CPU 割り込みマスク クリア後のスプリアス ネスト割り込み
      2. 3.1.2 ネストされた割り込みを使用する場合は注意
      3. 3.1.3 セキュリティ：プライマリ防御層はチップの境界を保護します。これは、JTAGLOCK およびフラッシュからのゼロ ピン ブート機能を有効化することから始まります
    2. 3.2 シリコン リビジョン A のアドバイザリ
      1.      アドバイザリ
      2.      アドバイザリ
      3.      アドバイザリ
      4.      アドバイザリ
      5.      アドバイザリ
      6. 3.2.1 アドバイザリ
      7.      アドバイザリ
      8. 3.2.2 アドバイザリ
      9.      アドバイザリ
      10. 3.2.3 アドバイザリ
      11.      アドバイザリ
      12.      アドバイザリ
      13. 3.2.4 アドバイザリ
      14.      アドバイザリ
      15.      アドバイザリ
      16.      アドバイザリ
      17.      アドバイザリ
      18.      アドバイザリ
  6. 4シリコン リビジョン 0 の使用上の注意とアドバイザリ
    1. 4.1 シリコン リビジョン 0 の使用上の注記
    2. 4.2 シリコン リビジョン 0 のアドバイザリ
      1.      アドバイザリ
      2.      アドバイザリ
      3.      アドバイザリ
      4.      アドバイザリ
      5. 4.2.1 アドバイザリ
  7. 5ドキュメントのサポート
  8. 6商標
  9. 7改訂履歴

アドバイザリ

ADC：VREFHI/VREFLO ピンの共有アナログ入力の間には抵抗性パスがあります

影響を受けるリビジョン

0

詳細

ADC リファレンスが VDDA/VSSA に設定されている場合、VREFHI ピンと VREFLO ピンをデバイスの ADC への追加入力チャネルとして使用できます。VREFHI ピンは ADC 入力 D20 および E20 チャネルと共有され、VREFLO ピンは ADC 入力 A13、B13、C13、D1、E13 と共有されます。このリファレンス モードでは、これら 2 つのピンの間に抵抗性の接続があります。

回避方法

VREFHI ピンと VREFLO ピンをアナログ基準に使用する場合、問題はありません。ピンをアナログ入力として使用する場合、2 つのうち一方のみを駆動して、もう一方をフローティングにすることを推奨します。