JAJZ040B December 2022 – July 2025 IWRL6432
PRODUCTION DATA
共有 RAM クロック ゲーティングのデフォルト値
クロック ゲーティング レジスタが再プログラムされていない場合、ディープ スリープ モードからの復帰中に共有 RAM データが破損する可能性があります。
フロント エンド コントローラ サブ システム (FECSS)、アプリケーション サブ システム (APPSS)、ハードウェア アクセラレータ サブ システム (HWASS) 共有メモリ クロック ゲート制御のリセット値は 1 です。クロック ICG 制御は、以下のレジスタから行われます。
ビット | 名称 | アドレス |
0 | LPRADAR:FEC_CTRL:FECSS_SHARED_MEM_CLK_GATE : FECSS_SHARED_MEM_CLK_GATE_HWA_ENABLE | 0x5200002C |
0 | LPRADAR:APP_CTRL:APPSS_SHARED_MEM_CLK_GATE:APPSS_SHARED_MEM_CLK_GATE_MEM0_HWA_ENABLE | 0x56060398 |
2 | LPRADAR:APP_CTRL:APPSS_SHARED_MEM_CLK_GATE:APPSS_SHARED_MEM_CLK_GATE_MEM1_HWA_ENABLE | 0x56060398 |
アロケーションに基づいてクロック ゲート (HWA または FEC/APP のいずれか) が 1 つだけイネーブルになっている場合、データは正しく読み取られます。クロック ゲーティング制御は制御レジスタ空間から行われるため、これらの値は再度リセットされます。これにより、ディープ スリープ終了ごとに再プログラムする必要があります。
さまざまな共有メモリ構成に応じて、共有メモリに到達するクロックの ICG 制御をプログラムします。ディープ スリープが終了するたびに、ICG 制御も再プログラムする必要があります。
構成 | ソフトウェアの注意事項 |
メモリが M3 と共有されている | 次の ICG 制御を無効化：-LPRADAR:FEC_CTRL:FECSS_SHARED_MEM_CLK_GATE : FECSS_SHARED_MEM_CLK_GATE_HWA_ENABLE |
最初の 128kb が M4 と共有されている | 次の ICG 制御を無効化：- LPRADAR:APP_CTRL:APPSS_SHARED_MEM_CLK_GATE:APPSS_SHARED_MEM_CLK_GATE_MEM0_HWA_ENABLE |
256kb が M4 と共有されている | 次の ICG 制御を無効化：-
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