JAJSCN8A November   2016  – June 2017 ADS8900B , ADS8902B , ADS8904B

PRODUCTION DATA.  

  1. 1 特長
  2. 2 アプリケーション
  3. 3 概要
  4. 4 改訂履歴
  5. 5 Pin Configuration and Functions
  6. 6 Specifications
    1. 6.1 Absolute Maximum Ratings
    2. 6.2 ESD Ratings
    3. 6.3 Recommended Operating Conditions
    4. 6.4 Thermal Information
    5. 6.5 Electrical Characteristics
    6. 6.6 Timing Requirements
    7. 6.7 Switching Characteristics
    8. 6.8 Typical Characteristics
  7. 7 Detailed Description
    1. 7.1 Overview
    2. 7.2 Functional Block Diagram
    3. 7.3 Feature Description
      1. 7.3.1 LDO Module
      2. 7.3.2 Reference Buffer Module
      3. 7.3.3 Converter Module
        1. 7.3.3.1 Sample-and-Hold Circuit
        2. 7.3.3.2 Internal Oscillator
        3. 7.3.3.3 ADC Transfer Function
      4. 7.3.4 Interface Module
    4. 7.4 Device Functional Modes
      1. 7.4.1 RST State
      2. 7.4.2 ACQ State
      3. 7.4.3 CNV State
    5. 7.5 Programming
      1. 7.5.1 Output Data Word
      2. 7.5.2 Data Transfer Frame
      3. 7.5.3 Interleaving Conversion Cycles and Data Transfer Frames
      4. 7.5.4 Data Transfer Protocols
        1. 7.5.4.1 Protocols for Configuring the Device
        2. 7.5.4.2 Protocols for Reading From the Device
          1. 7.5.4.2.1 Legacy, SPI-Compatible (SYS-xy-S) Protocols
          2. 7.5.4.2.2 SPI-Compatible Protocols with Bus Width Options
          3. 7.5.4.2.3 Source-Synchronous (SRC) Protocols
            1. 7.5.4.2.3.1 Output Clock Source Options with SRC Protocols
            2. 7.5.4.2.3.2 Bus Width Options With SRC Protocols
            3. 7.5.4.2.3.3 Output Data Rate Options With SRC Protocols
      5. 7.5.5 Device Setup
        1. 7.5.5.1 Single Device: All multiSPI Options
        2. 7.5.5.2 Single Device: Minimum Pins for a Standard SPI Interface
        3. 7.5.5.3 Multiple Devices: Daisy-Chain Topology
        4. 7.5.5.4 Multiple Devices: Star Topology
    6. 7.6 Register Maps
      1. 7.6.1 Device Configuration and Register Maps
        1. 7.6.1.1 PD_CNTL Register (address = 04h) [reset = 00h]
        2. 7.6.1.2 SDI_CNTL Register (address = 008h) [reset = 00h]
        3. 7.6.1.3 SDO_CNTL Register (address = 0Ch) [reset = 00h]
        4. 7.6.1.4 DATA_CNTL Register (address = 010h) [reset = 00h]
        5. 7.6.1.5 PATN_LSB Register (address = 014h) [reset = 00h]
        6. 7.6.1.6 PATN_MID Register (address = 015h) [reset = 00h]
        7. 7.6.1.7 PATN_MSB Register (address = 016h) [reset = 00h]
        8. 7.6.1.8 OFST_CAL Register (address = 020h) [reset = 00h]
        9. 7.6.1.9 REF_MRG Register (address = 030h) [reset = 00h]
  8. 8 Application and Implementation
    1. 8.1 Application Information
      1. 8.1.1 ADC Reference Driver
      2. 8.1.2 ADC Input Driver
        1. 8.1.2.1 Charge-Kickback Filter
        2. 8.1.2.2 Input Amplifier Selection
    2. 8.2 Typical Application
      1. 8.2.1 Data Acquisition (DAQ) Circuit for Lowest Distortion and Noise Performance With Differential Input
        1. 8.2.1.1 Design Requirements
        2. 8.2.1.2 Detailed Design Procedure
        3. 8.2.1.3 Application Curves
      2. 8.2.2 DAQ Circuit With FDA Input Driver and Single-Ended or Differential Input
      3. 8.2.3 Design Requirements
      4. 8.2.4 Detailed Design Procedure
      5. 8.2.5 Application Curves
  9. 9 Power-Supply Recommendations
  10. 10Layout
    1. 10.1 Layout Guidelines
      1. 10.1.1 Signal Path
      2. 10.1.2 Grounding and PCB Stack-Up
      3. 10.1.3 Decoupling of Power Supplies
      4. 10.1.4 Reference Decoupling
      5. 10.1.5 Differential Input Decoupling
    2. 10.2 Layout Example
  11. 11デバイスおよびドキュメントのサポート
    1. 11.1 ドキュメントのサポート
      1. 11.1.1 関連資料
    2. 11.2 関連リンク
    3. 11.3 ドキュメントの更新通知を受け取る方法
    4. 11.4 コミュニティ・リソース
    5. 11.5 商標
    6. 11.6 静電気放電に関する注意事項
    7. 11.7 Glossary
  12. 12メカニカル、パッケージ、および注文情報

パッケージ・オプション

メカニカル・データ（パッケージ｜ピン）
サーマルパッド・メカニカル・データ
発注情報

1 特長

  • 分解能: 20ビット
  • 高いサンプリング・レートとレイテンシなしの出力
    • ADS8900B: 1MSPS
    • ADS8902B: 500kSPS
    • ADS8904B: 250kSPS
  • LDO搭載により低消費電力、単一電源で動作可能
  • 低消費電力でドループなしのリファレンス・バッファ
  • 非常に優れたACおよびDC性能
    • SNR: 104.5dB、THD: -125dB
    • DNL: ±0.2ppm、20ビット、ノー・ミッシング・コード
    • INL: ±1ppm
  • 広い入力電圧範囲
    • ユニポーラ差動入力電圧範囲: ±VREF
    • VREF入力電圧範囲: 2.5V～5V
  • 拡張SPIデジタル・インターフェイス
    • インターフェイスSCLK: 1MSPSで22MHz
    • 構成可能なデータ・パリティ出力
  • 拡張温度範囲: –40℃～+125℃
  • 小さな占有面積: 4mm×4mm VQFN

2 アプリケーション

  • 試験/測定機器
  • 医療用画像処理
  • 高精度、高速のデータ収集

3 概要

ADS8900B、ADS8902B、ADS8904B (ADS890xB)はピン互換の高速、シングル・チャネル、高精度の20ビット逐次比較型レジスタ(SAR)アナログ/デジタル・コンバータ(ADC)ファミリに属し、リファレンス・バッファと低ドロップアウト・レギュレータ(LDO)が搭載されています。このデバイス・ファミリには、ADS891xB (18ビット)およびADS892xB (16ビット)の分解能バリエーションが含まれます。

ADS89xxBを使用すると、アナログ性能の向上とともに、TIの拡張SPI機能を使用して高分解能のデータ転送を維持できます。拡張SPIにより、ADS89xxBは低いクロック速度で高いスループットを実現しているため、基板のレイアウトを簡素化し、システム・コストを削減できます。また、拡張SPIによってホストによるデータのクロック・インが簡素化されるため、FPGAやDSPに関わるアプリケーションに理想的です。ADS89xxBは標準のSPIインターフェイスと互換性があります。

ADS89xxBにはデータ・パリティ機能が内蔵されており、ADCデータの出力にパリティを追加できます。パリティ・ビットを使用してホストでADCデータを検証することにより、システムの信頼性が向上します。

SPIインターフェイスのクロック: 1MSPS

デバイスの分解能 3線式SPI 3線式拡張SPI
20ビット 70MHz 22MHz
18ビット 58MHz 20MHz
16ビット 52MHz 18MHz
  1. 拡張SPIのすべての機能については、「Interface Module」セクションを参照してください。

ADS89xxB内蔵の機能によりシステムを簡単に設計

ADS8900B ADS8902B ADS8904B multi_adc_design.gif