JAJSLT6F April   2021  – January 2023 AM2431 , AM2432 , AM2434

PRODUCTION DATA  

  1. 1 特長
  2. 2 アプリケーション
  3. 3 概要
    1. 3.1 機能ブロック図
  4. 4 Revision History
  5. 5 Device Comparison
    1. 5.1 Related Products
  6. 6 Terminal Configuration and Functions
    1. 6.1 Pin Diagram
      1. 6.1.1 AM243x ALV Pin Diagram
      2. 6.1.2 AM243x ALX Pin Diagram
    2. 6.2 Pin Attributes
      1.      13
      2.      14
      3. 6.2.1 AM243x Package Comparison Table (ALV vs. ALX)
    3. 6.3 Signal Descriptions
      1.      17
      2. 6.3.1  AM243x_ALX Package - Unsupported Interfaces and Signals
      3. 6.3.2  ADC
        1.       MAIN Domain Instances
          1.        21
      4. 6.3.3  CPSW
        1.       MAIN Domain Instances
          1.        24
          2.        25
          3.        26
          4.        27
          5. 6.3.3.1.1 CPSW3G IOSETs
      5. 6.3.4  CPTS
        1.       MAIN Domain Instances
          1.        31
          2.        32
      6. 6.3.5  DDRSS
        1.       MAIN Domain Instances
          1.        35
      7. 6.3.6  ECAP
        1.       MAIN Domain Instances
          1.        38
          2.        39
          3.        40
      8. 6.3.7  Emulation and Debug
        1.       MAIN Domain Instances
          1.        43
        2.       MCU Domain Instances
          1.        45
      9. 6.3.8  EPWM
        1.       MAIN Domain Instances
          1.        48
          2.        49
          3.        50
          4.        51
          5.        52
          6.        53
          7.        54
          8.        55
          9.        56
          10.        57
      10. 6.3.9  EQEP
        1.       MAIN Domain Instances
          1.        60
          2.        61
          3.        62
      11. 6.3.10 FSI
        1.       MAIN Domain Instances
          1.        65
          2.        66
          3.        67
          4.        68
          5.        69
          6.        70
          7.        71
          8.        72
      12. 6.3.11 GPIO
        1.       MAIN Domain Instances
          1.        75
          2.        76
        2.       MCU Domain Instances
          1.        78
      13. 6.3.12 GPMC
        1.       MAIN Domain Instances
          1.        81
          2. 6.3.12.1.1 GPMC0 IOSETs (ALV)
      14. 6.3.13 I2C
        1.       MAIN Domain Instances
          1.        85
          2.        86
          3.        87
          4.        88
        2.       MCU Domain Instances
          1.        90
          2.        91
      15. 6.3.14 MCAN
        1.       MAIN Domain Instances
          1.        94
          2.        95
      16. 6.3.15 SPI (MCSPI)
        1.       MAIN Domain Instances
          1.        98
          2.        99
          3.        100
          4.        101
          5.        102
        2.       MCU Domain Instances
          1.        104
          2.        105
      17. 6.3.16 MMC
        1.       MAIN Domain Instances
          1.        108
          2.        109
      18. 6.3.17 OSPI
        1.       MAIN Domain Instances
          1.        112
      19. 6.3.18 Power Supply
        1.       114
      20. 6.3.19 PRU_ICSSG
        1.       MAIN Domain Instances
          1.        117
          2.        118
      21. 6.3.20 Reserved
        1.       120
      22. 6.3.21 SERDES
        1.       MAIN Domain Instances
          1.        123
      23. 6.3.22 System and Miscellaneous
        1. 6.3.22.1 Boot Mode Configuration
          1.        MAIN Domain Instances
            1.         127
        2. 6.3.22.2 Clocking
          1.        MCU Domain Instances
            1.         130
        3. 6.3.22.3 SYSTEM
          1.        MAIN Domain Instances
            1.         133
          2.        MCU Domain Instances
            1.         135
        4. 6.3.22.4 VMON
          1.        137
      24. 6.3.23 TIMER
        1.       MAIN Domain Instances
          1.        140
        2.       MCU Domain Instances
          1.        142
      25. 6.3.24 UART
        1.       MAIN Domain Instances
          1.        145
          2.        146
          3.        147
          4.        148
          5.        149
          6.        150
          7.        151
        2.       MCU Domain Instances
          1.        153
          2.        154
      26. 6.3.25 USB
        1.       MAIN Domain Instances
          1.        157
    4. 6.4 Pin Connectivity Requirements
  7. 7 Specifications
    1. 7.1  Absolute Maximum Ratings
    2. 7.2  ESD Ratings
    3. 7.3  Power-On Hours (POH)
    4. 7.4  Recommended Operating Conditions
    5. 7.5  Operating Performance Points
    6. 7.6  Power Consumption Summary
    7. 7.7  Electrical Characteristics
      1. 7.7.1  I2C Open-Drain, and Fail-Safe (I2C OD FS) Electrical Characteristics
      2. 7.7.2  Fail-Safe Reset (FS RESET) Electrical Characteristics
      3. 7.7.3  High-Frequency Oscillator (HFOSC) Electrical Characteristics
      4. 7.7.4  eMMCPHY Electrical Characteristics
      5. 7.7.5  SDIO Electrical Characteristics
      6. 7.7.6  LVCMOS Electrical Characteristics
      7. 7.7.7  ADC12B Electrical Characteristics (ALV package)
      8. 7.7.8  ADC10B Electrical Characteristics (ALX package)
      9. 7.7.9  USB2PHY Electrical Characteristics
      10. 7.7.10 SerDes PHY Electrical Characteristics
      11. 7.7.11 DDR Electrical Characteristics
    8. 7.8  VPP Specifications for One-Time Programmable (OTP) eFuses
      1. 7.8.1 Recommended Operating Conditions for OTP eFuse Programming
      2. 7.8.2 Hardware Requirements
      3. 7.8.3 Programming Sequence
      4. 7.8.4 Impact to Your Hardware Warranty
    9. 7.9  Thermal Resistance Characteristics
      1. 7.9.1 Thermal Resistance Characteristics
    10. 7.10 Timing and Switching Characteristics
      1. 7.10.1 Timing Parameters and Information
      2. 7.10.2 Power Supply Requirements
        1. 7.10.2.1 Power Supply Slew Rate Requirement
        2. 7.10.2.2 Power Supply Sequencing
          1. 7.10.2.2.1 Power-Up Sequencing
          2. 7.10.2.2.2 Power-Down Sequencing
      3. 7.10.3 System Timing
        1. 7.10.3.1 Reset Timing
        2. 7.10.3.2 Safety Signal Timing
        3. 7.10.3.3 Clock Timing
      4. 7.10.4 Clock Specifications
        1. 7.10.4.1 Input Clocks / Oscillators
          1. 7.10.4.1.1 MCU_OSC0 Internal Oscillator Clock Source
            1. 7.10.4.1.1.1 Load Capacitance
            2. 7.10.4.1.1.2 Shunt Capacitance
          2. 7.10.4.1.2 MCU_OSC0 LVCMOS Digital Clock Source
        2. 7.10.4.2 Output Clocks
        3. 7.10.4.3 PLLs
        4. 7.10.4.4 Recommended System Precautions for Clock and Control Signal Transitions
      5. 7.10.5 Peripherals
        1. 7.10.5.1  CPSW3G
          1. 7.10.5.1.1 CPSW3G MDIO Timing
          2. 7.10.5.1.2 CPSW3G RMII Timing
          3. 7.10.5.1.3 CPSW3G RGMII Timing
          4. 7.10.5.1.4 CPSW3G IOSETs
        2. 7.10.5.2  DDRSS
        3. 7.10.5.3  ECAP
        4. 7.10.5.4  EPWM
        5. 7.10.5.5  EQEP
        6. 7.10.5.6  FSI
        7. 7.10.5.7  GPIO
        8. 7.10.5.8  GPMC
          1. 7.10.5.8.1 GPMC and NOR Flash — Synchronous Mode
          2. 7.10.5.8.2 GPMC and NOR Flash — Asynchronous Mode
          3. 7.10.5.8.3 GPMC and NAND Flash — Asynchronous Mode
          4. 7.10.5.8.4 GPMC0 IOSETs (ALV)
        9. 7.10.5.9  I2C
        10. 7.10.5.10 MCAN
        11. 7.10.5.11 MCSPI
          1. 7.10.5.11.1 MCSPI — Controller Mode
          2. 7.10.5.11.2 MCSPI — Peripheral Mode
        12. 7.10.5.12 MMCSD
          1. 7.10.5.12.1 MMC0 - eMMC Interface
            1. 7.10.5.12.1.1 Legacy SDR Mode
            2. 7.10.5.12.1.2 High Speed SDR Mode
            3. 7.10.5.12.1.3 High Speed DDR Mode
            4. 7.10.5.12.1.4 HS200 Mode
          2. 7.10.5.12.2 MMC1 - SD/SDIO Interface
            1. 7.10.5.12.2.1 Default Speed Mode
            2. 7.10.5.12.2.2 High Speed Mode
            3. 7.10.5.12.2.3 UHS–I SDR12 Mode
            4. 7.10.5.12.2.4 UHS–I SDR25 Mode
            5. 7.10.5.12.2.5 UHS–I SDR50 Mode
            6. 7.10.5.12.2.6 UHS–I DDR50 Mode
            7. 7.10.5.12.2.7 UHS–I SDR104 Mode
        13. 7.10.5.13 CPTS
        14. 7.10.5.14 OSPI
          1. 7.10.5.14.1 OSPI0 PHY Mode
            1. 7.10.5.14.1.1 OSPI0 With PHY Data Training
            2. 7.10.5.14.1.2 OSPI0 Without Data Training
              1. 7.10.5.14.1.2.1 OSPI0 PHY SDR Timing
              2. 7.10.5.14.1.2.2 OSPI0 PHY DDR Timing
          2. 7.10.5.14.2 OSPI0 Tap Mode
            1. 7.10.5.14.2.1 OSPI0 Tap SDR Timing
            2. 7.10.5.14.2.2 OSPI0 Tap DDR Timing
        15. 7.10.5.15 PCIe
        16. 7.10.5.16 PRU_ICSSG
          1. 7.10.5.16.1 PRU_ICSSG Programmable Real-Time Unit (PRU)
            1. 7.10.5.16.1.1 PRU_ICSSG PRU Direct Output Mode Timing
            2. 7.10.5.16.1.2 PRU_ICSSG PRU Parallel Capture Mode Timing
            3. 7.10.5.16.1.3 PRU_ICSSG PRU Shift Mode Timing
            4. 7.10.5.16.1.4 PRU_ICSSG PRU Sigma Delta and Peripheral Interface
              1. 7.10.5.16.1.4.1 PRU_ICSSG PRU Sigma Delta and Peripheral Interface Timing
          2. 7.10.5.16.2 PRU_ICSSG Pulse Width Modulation (PWM)
            1. 7.10.5.16.2.1 PRU_ICSSG PWM Timing
          3. 7.10.5.16.3 PRU_ICSSG Industrial Ethernet Peripheral (IEP)
            1. 7.10.5.16.3.1 PRU_ICSSG IEP Timing
          4. 7.10.5.16.4 PRU_ICSSG Universal Asynchronous Receiver Transmitter (UART)
            1. 7.10.5.16.4.1 PRU_ICSSG UART Timing
          5. 7.10.5.16.5 PRU_ICSSG Enhanced Capture Peripheral (ECAP)
            1. 7.10.5.16.5.1 PRU_ICSSG ECAP Timing
          6. 7.10.5.16.6 PRU_ICSSG RGMII, MII_RT, and Switch
            1. 7.10.5.16.6.1 PRU_ICSSG MDIO Timing
            2. 7.10.5.16.6.2 PRU_ICSSG MII Timing
            3. 7.10.5.16.6.3 PRU_ICSSG RGMII Timing
        17. 7.10.5.17 Timers
        18. 7.10.5.18 UART
        19. 7.10.5.19 USB
      6. 7.10.6 Emulation and Debug
        1. 7.10.6.1 Trace
        2. 7.10.6.2 JTAG
  8. 8 Detailed Description
    1. 8.1 Overview
    2. 8.2 Processor Subsystems
      1. 8.2.1 Arm Cortex-R5F Subsystem (R5FSS)
      2. 8.2.2 Arm Cortex-M4F (M4FSS)
    3. 8.3 Accelerators and Coprocessors
      1. 8.3.1 Programmable Real-Time Unit Subsystem and Industrial Communication Subsystem (PRU_ICSSG)
    4. 8.4 Other Subsystems
      1. 8.4.1 PDMA Controller
      2. 8.4.2 Peripherals
        1. 8.4.2.1  ADC
        2. 8.4.2.2  DCC
        3. 8.4.2.3  Dual Date Rate (DDR) External Memory Interface (DDRSS)
        4. 8.4.2.4  ECAP
        5. 8.4.2.5  EPWM
        6. 8.4.2.6  ELM
        7. 8.4.2.7  ESM
        8. 8.4.2.8  GPIO
        9. 8.4.2.9  EQEP
        10. 8.4.2.10 General-Purpose Memory Controller (GPMC)
        11. 8.4.2.11 I2C
        12. 8.4.2.12 MCAN
        13. 8.4.2.13 MCRC Controller
        14. 8.4.2.14 MCSPI
        15. 8.4.2.15 MMCSD
        16. 8.4.2.16 OSPI
        17. 8.4.2.17 Peripheral Component Interconnect Express (PCIe)
        18. 8.4.2.18 Serializer/Deserializer (SerDes) PHY
        19. 8.4.2.19 Real Time Interrupt (RTI/WWDT)
        20. 8.4.2.20 Dual Mode Timer (DMTIMER)
        21. 8.4.2.21 UART
        22. 8.4.2.22 Universal Serial Bus Subsystem (USBSS)
  9. 9 Applications, Implementation, and Layout
    1. 9.1 Device Connection and Layout Fundamentals
      1. 9.1.1 Power Supply
        1. 9.1.1.1 Power Supply Designs
        2. 9.1.1.2 Power Distribution Network Implementation Guidance
      2. 9.1.2 External Oscillator
      3. 9.1.3 JTAG, EMU, and TRACE
      4. 9.1.4 Unused Pins
    2. 9.2 Peripheral- and Interface-Specific Design Information
      1. 9.2.1 General Routing Guidelines
      2. 9.2.2 DDR Board Design and Layout Guidelines
      3. 9.2.3 OSPI/QSPI/SPI Board Design and Layout Guidelines
        1. 9.2.3.1 No Loopback, Internal PHY Loopback, and Internal Pad Loopback
        2. 9.2.3.2 External Board Loopback
        3. 9.2.3.3 DQS (only available in Octal SPI devices)
      4. 9.2.4 USB VBUS Design Guidelines
      5. 9.2.5 System Power Supply Monitor Design Guidelines
      6. 9.2.6 High Speed Differential Signal Routing Guidance
      7. 9.2.7 Thermal Solution Guidance
    3. 9.3 Clock Routing Guidelines
      1. 9.3.1 Oscillator Routing
      2. 9.3.2 Oscillator Ground Connection
  10. 10Device and Documentation Support
    1. 10.1 Device Nomenclature
      1. 10.1.1 Standard Package Symbolization
      2. 10.1.2 Device Naming Convention
    2. 10.2 Tools and Software
    3. 10.3 Documentation Support
      1. 10.3.1 Information About Cautions and Warnings
    4. 10.4 サポート・リソース
    5. 10.5 Trademarks
    6. 10.6 静電気放電に関する注意事項
    7. 10.7 用語集
  11. 11Mechanical, Packaging, and Orderable Information
    1. 11.1 Packaging Information

パッケージ・オプション

デバイスごとのパッケージ図は、PDF版データシートをご参照ください。

メカニカル・データ（パッケージ｜ピン）
  • ALV|441
  • ALX|293
サーマルパッド・メカニカル・データ
発注情報

1 特長

プロセッサ・コア：
  • リアルタイム処理向けに高度に統合され、最大 800MHz で動作する最大 2 つのデュアル・コア Arm Cortex®-R5F MCU サブシステム
    • デュアル・コア Arm Cortex®-R5F クラスタにより、デュアル・コアおよびシングル・コア動作をサポート
    • R5F コアごとに 32KB の I キャッシュと 32KB の D キャッシュ (全メモリに SECDED ECC 付き)
    • シングル・コア：クラスタごとに 128KB の TCM (R5F コアごとに 128KB の TCM)
    • デュアル・コア：クラスタごとに 128KB の TCM (R5F コアごとに 64KB の TCM)
  • 最高 400MHz で動作する 1 つのシングル・コア Arm Cortex®-M4F MCU
    • 256KB の SRAM (SECDED ECC 付き)
メモリ・サブシステム：
  • 最大 2MB のオンチップ RAM (OCSRAM) (SECDED ECC 付き)：
    • 256KB 単位で小さいバンクに分割し、最大 8 つの独立したメモリ・バンクを構成可能
    • ソフトウェア・タスクの分割を容易にするため、各メモリ・バンクを 1 つのコアに割り当て可能
  • DDR サブシステム (DDRSS)
    • LPDDR4、DDR4 メモリ・タイプをサポート
    • インライン ECC 付きの 16 ビット・データ・バス
    • 最高 1600MT/s の速度をサポート
システム・オン・チップ (SoC) サービス：
  • デバイス管理セキュリティ・コントローラ (DMSC-L)
    • 集中 SoC システム・コントローラ
    • 初期ブート、セキュリティ、クロック / リセット / 電源管理を含むシステム・サービスを管理
    • メッセージ・マネージャを介したさまざまな処理ユニットとの通信
    • シンプルなインターフェイスにより未使用ペリフェラルを最適化
    • JTAG およびトレース・インターフェイスを介したオンチップ・デバッグ機能
  • データ移動サブシステム (DMSS：Data Movement Subsystem)
    • ブロック・コピー DMA (BCDMA)
    • パケット DMA (PKTDMA)
    • セキュア・プロキシ (SEC_PROXY)
    • リング・アクセラレータ (RINGACC)
  • 時間同期サブシステム
    • 中央プラットフォーム時間同期 (CPTS：Central Platform Time Sync) モジュール
    • タイマ・マネージャ (TIMERMANAGER) と 1024 のタイマ
    • 時間同期および比較イベント割り込みルータ
産業用サブシステム：
  • 2 つのギガビット産業用通信サブシステム (PRU_ICSSG)
    • Profinet IRT、Profinet RT、EtherNet/IP、EtherCAT、TSN (Time-Sensitive Networking)、その他のネットワーク・プロトコルにも対応可能
    • 10/100Mb PRU_ICSS と下位互換
    • 各 PRU_ICSSG は以下を内蔵
      • スライスごとに 3 つの PRU RISC コア (PRU_ICSSG ごとに 2 スライス)
        • PRU 汎用コア (PRU)
        • PRU リアルタイム・ユニット・コア (PRU-RTU)
        • PRU 送信コア (PRU-TX)
      • 各 PRU コアがサポートする機能：
        • 命令 RAM (ECC 付き)
        • ブロードサイド RAM
        • アキュムレータ付き乗算器 (MAC)
        • CRC16/32 ハードウェア・アクセラレータ
        • バイト・スワップによるビッグ / リトル・エンディアン変換
        • SUM32 ハードウェア・アクセラレータによる UDP チェックサム
        • タスク・マネージャによるプリエンプションのサポート
      • 最大 2 つのイーサネット・ポート
        • RGMII (10/100/1000)
        • MII (10/100)
      • 3 つのデータ RAM (ECC 付き)
      • 8 バンクの 30 × 32 ビット・レジスタ・スクラッチパッド・メモリ
      • 割り込みコントローラとタスク・マネージャ
      • 2 つの 64 ビット産業用イーサネット・ペリフェラル (IEP) によるタイム・スタンプ機能とその他の時間同期機能
      • 18 個のシグマ・デルタ・フィルタ・モジュール (SDFM) インターフェイス
        • 短絡ロジック
        • 過電流ロジック
      • 6 つのマルチプロトコル位置エンコーダ・インターフェイス
      • 1 つの拡張キャプチャ・モジュール (ECAP)
      • 16550 互換 UART
        • 12Mbps の PROFIBUS をサポートするための専用 192MHz クロック付き
セキュリティ：
  • セキュア・ブート対応
    • ハードウェアで強化された信頼の基点 (RoT：Root-of-Trust)
    • バックアップ・キーによる RoT の切り替えをサポート
    • テイクオーバー保護、IP 保護、ロールバック禁止保護のサポート
  • 暗号化アクセラレーションのサポート
    • 受信データ・ストリームに基づいてキーマテリアルを自動的に切り替えできるセッション認識暗号化エンジン
    • DMA サポート
    • 暗号化コアをサポート
      • AES - 128/192/256 ビットのキー・サイズ
      • 3DES - 56/112/168 ビットのキー・サイズ
      • MD5、SHA1
      • SHA2 - 224/256/384/512 ビットのキー・サイズ
      • DRBG と真性乱数発生器
      • PKA (公開鍵アクセラレータ) により RSA / ECC 処理を支援
  • デバッグのセキュリティ
    • ソフトウェア制御によるセキュアなデバッグ・アクセス
    • セキュリティ対応のデバッグ
  • セキュアなストレージのサポート
  • XIP モードの OSPI でのオンザフライ暗号化 (OTFE) サポート
  • パケット・ベースのハードウェア暗号化エンジンによるデータ (ペイロード) 暗号化 / 認証でのネットワーク・セキュリティ・サポート
  • DMSC-L コプロセッサにより、専用のデバイス・レベル相互接続のキーおよびセキュリティ管理を実現
汎用接続ペリフェラル：
  • 6 つの I2C (Inter-Integrated Circuit) ポート
  • 9 つの構成可能な UART (Universal Asynchronous Receiver/Transmitter) モジュール
  • 1 つの 12 ビット・アナログ / デジタル・コンバータ (ADC)
    • 最大 4MSPS の構成可能なサンプル・レート
    • 8 つの多重アナログ入力
  • 7 つのマルチチャネル・シリアル・ペリフェラル・インターフェイス (SPI) コントローラ
  • 3 つの汎用 I/O (GPIO) モジュール
産業および制御用インターフェイス：
  • 9 つの拡張パルス幅変調器 (EPWM) モジュール
  • 3 つの拡張キャプチャ (ECAP) モジュール
  • 3 つの拡張直交エンコーダ・パルス (EQEP) モジュール
  • CAN-FD をフルサポートする 2 つのモジュラー・コントローラ・エリア・ネットワーク (MCAN) モジュール
  • 2 つの高速シリアル・インターフェイス・トランスミッタ (FSITX) コア
  • 6 つの高速シリアル・インターフェイス・レシーバ (FSIRX) コア
高速インターフェイス：
  • 最大 2 つの外部ポートをサポートする 1 つの内蔵イーサネット・スイッチ (CPSW3G)
    • 最大 2 つのイーサネット・ポート
      • RGMII (10/100/1000)
      • RMII (10/100)
    • IEEE 1588 (2008 Annex D、Annex E、Annex F) と 802.1AS PTP
    • Clause 45 MDIO PHY 管理
    • 省電力イーサネット (802.3az)
  • 1 つの PCI-Express® Gen2 コントローラ (PCIE)
    • Gen2 のシングル・レーン動作をサポート
  • 1 つの USB 3.1 デュアルロール・デバイス (DRD) サブシステム (USBSS)
    • USB ホスト、USB デバイス、USB デュアルロール・デバイスとして構成可能なポート
    • USB デバイス：高速 (480Mbps) とフルスピード (12Mbps)
    • USB ホスト：SuperSpeed Gen 1 (5Gbps)、高速 (480Mbps)、フルスピード (12Mbps)、低速 (1.5Mbps)
    • USB VBUS 検出機能を内蔵
  • 1 つのシリアライザ / デシリアライザ (SERDES)
    • 1 つの SerDes PHY レーンにより PCI-Express® Gen2 または USB SuperSpeed Gen1 をサポート
メディアおよびデータ・ストレージ：
  • 2 つのマルチメディア・カード / セキュア・デジタル (MMCSD) インターフェイス
    • 1 つの eMMC 用 8 ビット (MMCSD0)
    • 1 つの SD/SDIO 用 4 ビット (MMCSD1)
    • 高速カードの電圧切り替え (3.3V、1.8V) のための内蔵アナログ・スイッチ
  • 1 つの汎用メモリ・コントローラ (GPMC)
    • 133MHz クロックの 16 ビット・パラレル・バスまたは
    • 100MHz クロックの 32 ビット・パラレル・バス
    • エラー特定モジュール (ELM) のサポート
  • 1 つのオクタル SPI (OSPI) または 1 つのクワッド SPI (QSPI) のフラッシュ・インターフェイスとして構成可能な 1 つのフラッシュ・サブシステム (FSS)
パワー・マネージメント：
  • 簡素化された電源シーケンス要件
  • デュアル電圧 I/O のサポート
  • 内蔵 SDIO LDO により SD インターフェイスでの自動電圧遷移に対応
  • 内蔵の電圧スーパーバイザによる過電圧 / 低電圧状態の安全監視
  • 内蔵の電源グリッチ検出器により高速電源過渡を検出
機能安全：
  • 機能安全準拠向け
    • 機能安全アプリケーション向けに開発
    • IEC 61508 機能安全システム設計を支援するドキュメントを使用可能
    • SIL 3 までの決定論的対応能力
    • 対象とした SIL 2 までのハードウェア・インテグリティ
    • 安全関連認証
      • IEC 61508 認証を計画中
    • 演算上特に重要なメモリの ECC またはパリティ
    • 一部の内部バス・インターコネクトの ECC とパリティ
    • CPU とオンチップ RAM の内蔵セルフテスト (BIST)
    • エラー・シグナリング・モジュール (ESM)、外部エラー・ピン付き
    • 各種ランタイム安全診断：
      • 電圧、温度、およびクロック監視
      • ウィンドウ・ウォッチドッグ・タイマ
      • CRC エンジンによるメモリ整合性チェック
    • 専用メモリ、インターフェイス、および FFI (Freedom From Interference) 機能により SoC 全体から分離できる M4F コアを備えた MCU ドメイン：
      • 独立したインターコネクト
      • ファイアウォールとタイムアウト・ガスケット
      • 制御されたリセット絶縁
      • 専用の MCU PLL および MMR 制御
      • 個別の I/O 電圧電源レール
SoC アーキテクチャ：
  • UART、I2C、OSPI/QSPI フラッシュ、SPI フラッシュ、パラレル NOR フラッシュ、パラレル NAND フラッシュ、SD、eMMC、USB 2.0、PCIe、イーサネット・インターフェイスからの 1 次ブートをサポート
  • 16nm FinFET テクノロジ
パッケージ・オプション：
  • ALV：17.2mm × 17.2mm、0.8mm ピッチ (441 ピン) FCBGA [リッド付き] フリップ・チップ・ボール・グリッド・アレイ ALV パッケージ
  • ALX：11.0mm × 11.0mm、0.5mm ピッチ (293 ピン) FC/CSP [SiP] フリップ・チップ / チップ・スケール ALX パッケージ