JAJSEN5A August   2017  – January 2018

ADVANCE INFORMATION for pre-production products; subject to change without notice.  

  1. 1特長
  2. 2アプリケーション
  3. 3概要
    1.     概略回路図
  4. 4改訂履歴
  5. 5デバイスおよびドキュメントのサポート
    1. 5.1 デバイス・サポート
      1. 5.1.1 開発サポート
        1. 5.1.1.1 Clock Architect
        2. 5.1.1.2 PLLatinum Sim
        3. 5.1.1.3 TICS Pro
    2. 5.2 コミュニティ・リソース
    3. 5.3 商標
    4. 5.4 静電気放電に関する注意事項
    5. 5.5 Glossary
  6. 6メカニカル、パッケージ、および注文情報

1 特長

  • 最大クロック出力周波数: 3250MHz
  • マルチモード: デュアルPLL、シングルPLL、クロック分配
  • 超低ノイズ(2500MHz時):
    • 43fs RMSジッタ(12kHz～20MHz)
    • 49fs RMSジッタ(100Hz～20MHz)
    • －158dBc/Hzのノイズ・フロア
  • 超低ノイズ(3200MHz時):
    • 49fs RMSジッタ(12kHz～20MHz)
    • 54fs RMSジッタ(100Hz～100MHz)
    • －156.5dBc/Hzのノイズ・フロア
  • PLL2
    • PLL FOM: －230dBc/Hz
    • PLL 1/f: －128dBc/Hz
    • 位相検出速度: 最高320MHz
    • 2つの内蔵VCO: 2440～2580MHz
      および2945～3205MHz
  • 最大14個の差動デバイス・クロック
    • CML、LVPECL、LCPECL、HSDS、LVDS、2xLVCMOSプログラマブル出力
  • 最大1個のバッファ付きVCXO/XO出力
    • LVPECL、LVDS、2xLVCMOSプログラマブル
  • 3.2GHzから3.13MHzのデバイス・クロックに対応
  • 3.2GHzから391kHzのSYSREFに対応
  • SYSREFクロックの25psステップ・アナログ遅延
  • デバイス・クロックおよびSYSREFのデジタル遅延および動的デジタル遅延
  • PLL1によるホールドオーバー・モード
  • PLL1またはPLL2による0遅延
  • ＋125℃の接合部温度
  • 105℃のPCB温度に対応(サーマル・パッドで測定)