JAJSDY8 June   2017 TMS570LS0714-S

PRODUCTION DATA.  

  1. 1デバイス概要: TMS570LS0714-S 16/32ビットRISCフラッシュ・マイクロコントローラ
    1. 1.1 特長
    2. 1.2 アプリケーション
    3. 1.3 概要
    4. 1.4 機能ブロック図
  2. 2Device Comparison
    1. 2.1 Related Products
  3. 3Terminal Configuration and Functions
    1. 3.1 Pin Diagrams
      1. 3.1.1 PGE QFP Package Pinout (144-Pin)
      2. 3.1.2 PZ QFP Package Pinout (100-Pin)
    2. 3.2 Signal Descriptions
      1. 3.2.1 PGE Package Terminal Functions
        1. 3.2.1.1  Multibuffered Analog-to-Digital Converters (MibADCs)
        2. 3.2.1.2  Enhanced High-End Timer (N2HET) Modules
        3. 3.2.1.3  Enhanced Capture Modules (eCAP)
        4. 3.2.1.4  Enhanced Quadrature Encoder Pulse Modules (eQEP)
        5. 3.2.1.5  Enhanced Pulse-Width Modulator Modules (ePWM)
        6. 3.2.1.6  General-Purpose Input/Output (GIO)
        7. 3.2.1.7  Controller Area Network Controllers (DCAN)
        8. 3.2.1.8  Local Interconnect Network Interface Module (LIN)
        9. 3.2.1.9  Standard Serial Communication Interface (SCI)
        10. 3.2.1.10 Inter-Integrated Circuit Interface Module (I2C)
        11. 3.2.1.11 Standard Serial Peripheral Interface (SPI)
        12. 3.2.1.12 Multibuffered Serial Peripheral Interface Modules (MibSPI)
        13. 3.2.1.13 System Module Interface
        14. 3.2.1.14 Clock Inputs and Outputs
        15. 3.2.1.15 Test and Debug Modules Interface
        16. 3.2.1.16 Flash Supply and Test Pads
        17. 3.2.1.17 Supply for Core Logic: 1.2V nominal
        18. 3.2.1.18 Supply for I/O Cells: 3.3V nominal
        19. 3.2.1.19 Ground Reference for All Supplies Except VCCAD
      2. 3.2.2 PZ Package Terminal Functions
        1. 3.2.2.1  High-End Timer (N2HET) Modules
        2. 3.2.2.2  Enhanced Capture Modules (eCAP)
        3. 3.2.2.3  Enhanced Quadrature Encoder Pulse Modules (eQEP)
        4. 3.2.2.4  Enhanced Pulse-Width Modulator Modules (ePWM)
        5. 3.2.2.5  General-Purpose Input/Output (GIO)
        6. 3.2.2.6  Controller Area Network Interface Modules (DCAN1, DCAN2)
        7. 3.2.2.7  Standard Serial Peripheral Interfaces (SPI2 and SPI4)
        8. 3.2.2.8  Multibuffered Serial Peripheral Interface (MibSPI1 and MibSPI3)
        9. 3.2.2.9  Local Interconnect Network Controller (LIN)
        10. 3.2.2.10 Multibuffered Analog-to-Digital Converter (MibADC)
        11. 3.2.2.11 System Module Interface
        12. 3.2.2.12 Clock Inputs and Outputs
        13. 3.2.2.13 Test and Debug Modules Interface
        14. 3.2.2.14 Flash Supply and Test Pads
        15. 3.2.2.15 Supply for Core Logic: 1.2-V Nominal
        16. 3.2.2.16 Supply for I/O Cells: 3.3-V Nominal
        17. 3.2.2.17 Ground Reference for All Supplies Except VCCAD
    3. 3.3 Pin Multiplexing
      1. 3.3.1 Output Multiplexing
      2. 3.3.2 Multiplexing of Inputs
    4. 3.4 Buffer Type
  4. 4Specifications
    1. 4.1 Absolute Maximum Ratings
    2. 4.2 ESD Ratings
    3. 4.3 Power-On Hours (POH)
    4. 4.4 Recommended Operating Conditions
    5. 4.5 Input/Output Electrical Characteristics Over Recommended Operating Conditions
    6. 4.6 Power Consumption Over Recommended Operating Conditions
    7. 4.7 Thermal Resistance Characteristics
    8. 4.8 Timing and Switching Characteristics
      1. 4.8.1 SYSCLK (Frequencies)
        1. 4.8.1.1 Switching Characteristics over Recommended Operating Conditions for Clock Domains
        2. 4.8.1.2 Wait States Required - PGE and PZ Packages
  5. 5System Information and Electrical Specifications
    1. 5.1  Device Power Domains
    2. 5.2  Voltage Monitor Characteristics
      1. 5.2.1 Important Considerations
      2. 5.2.2 Voltage Monitor Operation
      3. 5.2.3 Supply Filtering
    3. 5.3  Power Sequencing and Power-On Reset
      1. 5.3.1 Power-Up Sequence
      2. 5.3.2 Power-Down Sequence
      3. 5.3.3 Power-On Reset: nPORRST
        1. 5.3.3.1 nPORRST Electrical and Timing Requirements
    4. 5.4  Warm Reset (nRST)
      1. 5.4.1 Causes of Warm Reset
      2. 5.4.2 nRST Timing Requirements
    5. 5.5  ARM Cortex-R4F CPU Information
      1. 5.5.1 Summary of ARM Cortex-R4F CPU Features
      2. 5.5.2 ARM Cortex-R4F CPU Features Enabled by Software
      3. 5.5.3 Dual Core Implementation
      4. 5.5.4 Duplicate Clock Tree After GCLK
      5. 5.5.5 ARM Cortex-R4F CPU Compare Module (CCM) for Safety
      6. 5.5.6 CPU Self-Test
        1. 5.5.6.1 Application Sequence for CPU Self-Test
        2. 5.5.6.2 CPU Self-Test Clock Configuration
        3. 5.5.6.3 CPU Self-Test Coverage
    6. 5.6  Clocks
      1. 5.6.1 Clock Sources
        1. 5.6.1.1 Main Oscillator
          1. 5.6.1.1.1 Timing Requirements for Main Oscillator
        2. 5.6.1.2 Low-Power Oscillator
          1. 5.6.1.2.1 Features
          2. 5.6.1.2.2 LPO Electrical and Timing Specifications
        3. 5.6.1.3 Phase-Locked Loop (PLL) Clock Module
          1. 5.6.1.3.1 Block Diagram
          2. 5.6.1.3.2 PLL Timing Specifications
        4. 5.6.1.4 External Clock Inputs
      2. 5.6.2 Clock Domains
        1. 5.6.2.1 Clock Domain Descriptions
        2. 5.6.2.2 Mapping of Clock Domains to Device Modules
      3. 5.6.3 Clock Test Mode
    7. 5.7  Clock Monitoring
      1. 5.7.1 Clock Monitor Timings
      2. 5.7.2 External Clock (ECLK) Output Functionality
      3. 5.7.3 Dual Clock Comparators
        1. 5.7.3.1 Features
        2. 5.7.3.2 Mapping of DCC Clock Source Inputs
    8. 5.8  Glitch Filters
    9. 5.9  Device Memory Map
      1. 5.9.1 Memory Map Diagram
      2. 5.9.2 Memory Map Table
      3. 5.9.3 Special Consideration for CPU Access Errors Resulting in Imprecise Aborts
      4. 5.9.4 Master/Slave Access Privileges
      5. 5.9.5 Special Notes on Accesses to Certain Slaves
    10. 5.10 Flash Memory
      1. 5.10.1 Flash Memory Configuration
      2. 5.10.2 Main Features of Flash Module
      3. 5.10.3 ECC Protection for Flash Accesses
      4. 5.10.4 Flash Access Speeds
      5. 5.10.5 Program Flash
      6. 5.10.6 Data Flash
    11. 5.11 Tightly Coupled RAM Interface Module
      1. 5.11.1 Features
      2. 5.11.2 TCRAMW ECC Support
    12. 5.12 Parity Protection for Accesses to Peripheral RAMs
    13. 5.13 On-Chip SRAM Initialization and Testing
      1. 5.13.1 On-Chip SRAM Self-Test Using PBIST
        1. 5.13.1.1 Features
        2. 5.13.1.2 PBIST RAM Groups
      2. 5.13.2 On-Chip SRAM Auto Initialization
    14. 5.14 Vectored Interrupt Manager
      1. 5.14.1 VIM Features
      2. 5.14.2 Interrupt Request Assignments
    15. 5.15 DMA Controller
      1. 5.15.1 DMA Features
      2. 5.15.2 Default DMA Request Map
    16. 5.16 Real-Time Interrupt Module
      1. 5.16.1 Features
      2. 5.16.2 Block Diagrams
      3. 5.16.3 Clock Source Options
      4. 5.16.4 Network Time Synchronization Inputs
    17. 5.17 Error Signaling Module
      1. 5.17.1 ESM Features
      2. 5.17.2 ESM Channel Assignments
    18. 5.18 Reset/Abort/Error Sources
    19. 5.19 Digital Windowed Watchdog
    20. 5.20 Debug Subsystem
      1. 5.20.1 Block Diagram
      2. 5.20.2 Debug Components Memory Map
      3. 5.20.3 JTAG Identification Code
      4. 5.20.4 Debug ROM
      5. 5.20.5 JTAG Scan Interface Timings
      6. 5.20.6 Advanced JTAG Security Module
      7. 5.20.7 Boundary Scan Chain
  6. 6Peripheral Information and Electrical Specifications
    1. 6.1  I/O Timings
      1. 6.1.1 Input Timings
      2. 6.1.2 Output Timings
        1. 6.1.2.1 Low-EMI Output Buffers
    2. 6.2  Enhanced PWM Modules (ePWM)
      1. 6.2.1 ePWM Clocking and Reset
      2. 6.2.2 Synchronization of ePWMx Time-Base Counters
      3. 6.2.3 Synchronizing all ePWM Modules to the N2HET1 Module Time Base
      4. 6.2.4 Phase-Locking the Time-Base Clocks of Multiple ePWM Modules
      5. 6.2.5 ePWM Synchronization with External Devices
      6. 6.2.6 ePWM Trip Zones
        1. 6.2.6.1 Trip Zones TZ1n, TZ2n, TZ3n
        2. 6.2.6.2 Trip Zone TZ4n
        3. 6.2.6.3 Trip Zone TZ5n
        4. 6.2.6.4 Trip Zone TZ6n
      7. 6.2.7 Triggering of ADC Start of Conversion Using ePWMx SOCA and SOCB Outputs
      8. 6.2.8 Enhanced Translator-Pulse Width Modulator (ePWMx) Timings
    3. 6.3  Enhanced Capture Modules (eCAP)
      1. 6.3.1 Clock Enable Control for eCAPx Modules
      2. 6.3.2 PWM Output Capability of eCAPx
      3. 6.3.3 Input Connection to eCAPx Modules
      4. 6.3.4 Enhanced Capture Module (eCAP) Electrical Data/Timing
    4. 6.4  Enhanced Quadrature Encoder (eQEP)
      1. 6.4.1 Clock Enable Control for eQEPx Modules
      2. 6.4.2 Using eQEPx Phase Error to Trip ePWMx Outputs
      3. 6.4.3 Input Connections to eQEPx Modules
      4. 6.4.4 Enhanced Quadrature Encoder Pulse (eQEPx) Timing
    5. 6.5  12-Bit Multibuffered Analog-to-Digital Converter (MibADC)
      1. 6.5.1 Features
      2. 6.5.2 Event Trigger Options
        1. 6.5.2.1 MibADC1 Event Trigger Hookup
        2. 6.5.2.2 MibADC2 Event Trigger Hookup
        3. 6.5.2.3 Controlling ADC1 and ADC2 Event Trigger Options Using SOC Output from ePWM Modules
      3. 6.5.3 ADC Electrical and Timing Specifications
      4. 6.5.4 Performance (Accuracy) Specifications
        1. 6.5.4.1 MibADC Nonlinearity Errors
        2. 6.5.4.2 MibADC Total Error
    6. 6.6  General-Purpose Input/Output
      1. 6.6.1 Features
    7. 6.7  Enhanced High-End Timer (N2HET)
      1. 6.7.1 Features
      2. 6.7.2 N2HET RAM Organization
      3. 6.7.3 Input Timing Specifications
      4. 6.7.4 N2HET1 to N2HET2 Synchronization
      5. 6.7.5 N2HET Checking
        1. 6.7.5.1 Internal Monitoring
        2. 6.7.5.2 Output Monitoring Using Dual Clock Comparator (DCC)
      6. 6.7.6 Disabling N2HET Outputs
      7. 6.7.7 High-End Timer Transfer Unit (HET)
        1. 6.7.7.1 Features
        2. 6.7.7.2 Trigger Connections
    8. 6.8  Controller Area Network (DCAN)
      1. 6.8.1 Features
      2. 6.8.2 Electrical and Timing Specifications
    9. 6.9  Local Interconnect Network Interface (LIN)
      1. 6.9.1 LIN Features
    10. 6.10 Serial Communication Interface (SCI)
      1. 6.10.1 Features
    11. 6.11 Inter-Integrated Circuit (I2C) Module
      1. 6.11.1 Features
      2. 6.11.2 I2C I/O Timing Specifications
    12. 6.12 Multibuffered / Standard Serial Peripheral Interface
      1. 6.12.1 Features
      2. 6.12.2 MibSPI Transmit and Receive RAM Organization
      3. 6.12.3 MibSPI Transmit Trigger Events
        1. 6.12.3.1 MibSPI1 Event Trigger Hookup
        2. 6.12.3.2 MibSPI3 Event Trigger Hookup
        3. 6.12.3.3 MibSPI5 Event Trigger Hookup
      4. 6.12.4 MibSPI/SPI Master Mode I/O Timing Specifications
      5. 6.12.5 SPI Slave Mode I/O Timings
  7. 7Applications, Implementation, and Layout
    1. 7.1 TI Designs or Reference Designs
  8. 8Device and Documentation Support
    1. 8.1  Getting Started and Next Steps
    2. 8.2  Device and Development-Support Tool Nomenclature
    3. 8.3  Tools and Software
      1. 8.3.1 Kits and Evaluation Modules for Hercules TMS570 MCUs
      2. 8.3.2 Development Tools
      3. 8.3.3 Software
    4. 8.4  Documentation Support
    5. 8.5  Community Resources
    6. 8.6  Additional Community Resources and Forums
    7. 8.7  商標
    8. 8.8  静電気放電に関する注意事項
    9. 8.9  Glossary
    10. 8.10 Orderable Part Numbers
    11. 8.11 Device Identification
      1. 8.11.1 Device Identification Code Register
      2. 8.11.2 Die Identification Registers
    12. 8.12 Module Certifications
      1. 8.12.1 DCAN Certification
      2. 8.12.2 LIN Certification
        1. 8.12.2.1 LIN Master Mode
        2. 8.12.2.2 LIN Slave Mode - Fixed Baud Rate
        3. 8.12.2.3 LIN Slave Mode - Adaptive Baud Rate
  9. 9Mechanical Packaging and Orderable Information
    1. 9.1 Packaging Information

パッケージ・オプション

メカニカル・データ（パッケージ｜ピン）
サーマルパッド・メカニカル・データ
発注情報

1 デバイス概要: TMS570LS0714-S 16/32ビットRISCフラッシュ・マイクロコントローラ

1.1 特長

  • セーフティ・クリティカル・アプリケーション用の高性能な車載グレード・マイクロコントローラ(MCU)
    • ロックステップで動作するデュアルCPU
    • ECC付きのフラッシュとRAMインターフェイス
    • CPUおよびオンチップRAM用の内蔵セルフ・テスト(BIST)
    • エラー・ピン付きのエラー信号モジュール
    • 電圧およびクロックの監視
  • ARM® Cortex®-R4F 32ビットRISC CPU
    • 8段パイプラインによる1.66DMIPS/MHz
    • 単精度/倍精度のFPU
    • 12領域のメモリ保護ユニット(MPU)
    • サードパーティ・サポート付きのオープン・アーキテクチャ
  • 動作条件
    • 最大160MHzのシステム・クロック
    • コア電源電圧(VCC): 1.14～1.32V
    • I/O電源電圧(VCCIO): 3.0～3.6V
  • 内蔵メモリ
    • ECC付きの768KBフラッシュ
    • ECC付きの128KB RAM
    • ECC付きのEEPROMエミュレーション用64KBフラッシュ
  • 共通プラットフォーム・アーキテクチャ
    • ファミリ間で一貫したメモリ・マップ
    • リアルタイム割り込みタイマ(RTI) OSタイマ
    • 128チャネル・ベクタ割り込みモジュール(VIM)
    • 2チャネル巡回冗長検査(CRC)
  • ダイレクト・メモリ・アクセス(DMA)コントローラ
    • 16チャネルおよび32ペリフェラル・リクエスト
    • 制御パケットRAMのパリティ
    • 専用MPUによって保護されるDMAアクセス
  • スリップ検出機能を内蔵した周波数変調フェーズ・ロック・ループ(FMPLL)
  • IEEE 1149.1 JTAG、バウンダリ・スキャンおよびARM CoreSight™コンポーネント
  • 高度なJTAGセキュリティ・モジュール(AJSM)
  • 最大64の汎用I/O (GPIO)ピン
    • 割り込み生成機能付きの最大16のGIOピン
  • 拡張タイミング・ペリフェラル
    • 7個の拡張パルス幅変調器(ePWM)モジュール
    • 6個の拡張キャプチャ(eCAP)モジュール
    • 2個の拡張直交エンコーダ・パルス(eQEP)モジュール
  • 2個の次世代型ハイエンド・タイマ(N2HET)モジュール
    • N2HET1: 32のプログラマブル・チャネル
    • N2HET2: 18のプログラマブル・チャネル
    • パリティ保護付きの160ワードの命令RAM
    • 各N2HETにハードウェア・アングル・ジェネレータが付属
    • N2HETごとに専用のハイエンド・タイマ転送ユニット(HTU)
  • 2個の12ビット・マルチバッファADCモジュール
    • ADC1: 24チャネル
    • ADC2: 16チャネル
    • 16個の共有チャネル
    • 64個のパリティ保護付きリザルト・バッファ
  • 複数の通信インターフェイス
    • 最大3個のCANコントローラ(DCAN)
      • 64個のパリティ保護付きメールボックス
      • CANプロトコル・バージョン2.0Aおよび2.0Bへの準拠
    • I2C (Inter-Integrated Circuit)
    • 3個のマルチバッファ・シリアル・ペリフェラル・インターフェイス(MibSPIs)
      • 128ワード、それぞれにパリティ保護付き
      • 8つの転送グループ
    • 1個の標準シリアル・ペリフェラル・インターフェイス(SPI)モジュール
    • 2個のUART (SCI)インターフェイス、1個はローカル相互接続ネットワーク(LIN 2.1)インターフェイスをサポート
  • パッケージ
    • 144ピン・クワッド・フラットパック(PGE) [グリーン]
    • 100ピン・クワッド・フラットパック(PZ) [グリーン]

1.2 アプリケーション

  • 電動パワー・ステアリング（EPS）
  • ブレーキ・システム(ABSおよびESC)
  • HEV/EVインバータ・システム
  • バッテリ管理システム
  • アクティブ運転支援システム
  • 宇宙および航空
  • 鉄道通信
  • オフロード車両

1.3 概要

TMS570LS0714-Sデバイスは、高性能な車載グレードのARM® Cortex®-RベースMCUであるHercules TMS570シリーズの製品です。ISO26262およびIEC61508の機能安全性アプリケーションの開発に役立つ、包括的なドキュメント、ツール、ソフトウェアをご用意しました。Hercules TMS570 LaunchPad開発キットを使用して、今すぐ評価を開始しましょう。TMS570LS0714-Sデバイスには、ロックステップで動作するデュアルCPU、CPUおよびメモリ用ビルトイン・セルフテスト(BIST)ロジック、フラッシュとSRAMの両方に搭載されたECC、ペリフェラル・メモリのパリティ、ペリフェラルI/Oのループバック機能といったオンチップ診断機能があります。

TMS570LS0714-Sデバイスは、ARM Cortex-R4F浮動小数点CPUを内蔵しています。これは、高効率の1.66DMIPS/MHzを実現し、最大160MHz、最大265DMIPSで動作可能な構成を備えています。TMS570デバイスはワード不変ビッグエンディアン[BE32]形式をサポートしています。

TMS570LS0714-Sデバイスは、1ビットの誤り訂正と2ビットの誤り検出機能を持つ、768KBのフラッシュ・メモリおよび128KBのRAMを内蔵しています。このデバイスのフラッシュ・メモリは電気的に消去可能、プログラミング可能な不揮発性で、64ビット幅のデータ・バス・インターフェイスとともに実装されています。このフラッシュは、すべての読み取り、プログラム、消去などの操作を3.3V電源入力(I/O電源と同じレベル)で実行します。SRAMは、対応する周波数範囲の全体にわたって、バイト、ハーフワード、ワード、およびダブルワード・モードでの単一サイクル読み取り/書き込みアクセスをサポートしています。

TMS570LS0714-Sデバイスは、リアルタイム制御アプリケーション用のペリフェラルを搭載しています。これには、最大44個のI/O端子を持つ2個の次世代型ハイエンド・タイマ(N2HET)タイミング・コプロセッサ、最大14の出力をサポートする7個の拡張PWM (ePWM)モジュール、6個の拡張キャプチャ(eCAP)モジュール、2個の拡張直交エンコーダ・パルス(eQEP)モジュール、最大24の入力をサポートする2個の12ビット・アナログ/デジタル・コンバータ(ADC)が含まれます。

N2HETは、リアルタイム・アプリケーションに対応する洗練されたタイミング機能を搭載した先進のインテリジェント・タイマです。このタイマは、専用のタイマ・マイクロマシンや付属のI/Oポートを持ち、縮小した命令セットでソフトウェア制御されるようになっています。N2HETは、パルス幅変調された出力、キャプチャ/コンペア入力、汎用I/O (GIO)で使用することができます。複数のセンサ情報や、複雑で正確な時間パルスを持つドライブ・アクチュエータが必要なアプリケーションに最適です。ハイエンド・タイマ転送ユニット(HTU)では、N2HETデータをメイン・メモリとの間で転送することができます。HTUには、メモリ・プロテクション・ユニット(MPU)が組み込まれています。

ePWMモジュールは、最小限のCPUオーバーヘッドまたは介入で、複雑なパルス幅波形を生成できます。ePWMは使いやすく、相補型PWMとデッドバンド生成をサポートしています。オンチップMibADCとの同期やトリップ・ゾーン保護などの機能を内蔵したePWMは、デジタル・モータ制御アプリケーションに最適です。

eCAPモジュールは、外部的事象を適時キャプチャすることが重要なシステムには不可欠です。eCAPは、キャプチャ・アプリケーションで必要とされない場合には、ePWM出力の監視や単純なPWMの生成に使用することもできます。

eQEPモジュールは、リニアまたはロータリ・インクリメンタル・エンコーダとのダイレクト・インターフェイスに用いて、高性能な動作および位置制御システムに使用される回転機械から位置、方向、速度などの情報を入手できます。

このデバイスは2個の12ビット分解能MibADCを搭載しており、計24の入力をサポートし、それぞれにパリティ保護された64ワードのバッファRAMを備えています。MibADCの各チャネルは、個別に変換できるほか、ソフトウェアにより連続変換シーケンスごとにグループ化することもできます。16の入力は2個のMibADCで共有されます。3つの独立したグループがあります。各グループは、トリガによる単一変換としたり、連続変換モードに設定することができます。MibADCは、古いデバイスとの互換性やより高速な変換が求められる場合に使用できる10ビット・モードを備えています。

このデバイスは、3つのMibSPI、2つのSPI、2つのSCI (うち1つをLINとして使用可能)、最大3つのDCAN、1つのI2Cモジュールといった複数の通信インターフェイスを搭載しています。SPIは、類似するシフトレジスタ・タイプのデバイスとの高速通信を実現する、簡便なシリアル通信を提供します。LINは、Local Interconnect Standard 2.0をサポートし、標準のNon-Return-to-Zero (NRZ)形式を使用した全二重のUARTとして使用することができます。DCANは、CAN 2.0Bプロトコル規格をサポートし、最大1Mbpsの強力な通信速度で分散リアルタイム制御を効率的にサポートするシリアルのマルチマスタ通信プロトコルを使用します。DCANは、信頼性の高いシリアル通信や多重配線が必要な、ノイズの多い厳しい環境(自動車および工業分野など)で動作するアプリケーションに適しています。

I2Cモジュールは、I2Cシリアル・バスによる、マイクロコントローラとI2C互換デバイス間のインターフェイスを搭載したマルチマスタ通信モジュールです。I2Cモジュールは、100および400kbpsの速度をサポートしています。

周波数変調フェーズ・ロック・ループ(FMPLL)クロック・モジュールは、内部利用目的で使用され、外部周波数基準を高い周波数に逓倍します。FMPLLは、6つのクロック・ソース入力の1つをグローバル・クロック・モジュール(GCM)に供給します。GCMは、使用可能なクロック・ソースとデバイス・クロック・ドメイン間のマッピングを管理します。

このデバイスは、外部クロック・プリスケーラ(ECP)回路も搭載しており、これをイネーブルにすると、連続外部クロックをECLK端子に出力します。ECLK周波数は、ユーザーによる設定が可能なペリフェラル・インターフェイス・クロック(VCLK)周波数の比率です。この低周波数出力は、デバイスの動作周波数のインジケータとして外部で監視することができます。

ダイレクト・メモリ・アクセス(DMA)コントローラは16のチャネル、32のペリフェラル・リクエストを搭載しており、そのメモリはパリティ保護されています。DMAにはMPUが組み込まれており、誤った転送からメモリを保護します。

エラー・シグナリング・モジュール(ESM)は、デバイス・エラーを監視し、フォルトが検出されたときに割り込みまたは外部エラー信号(nERROR)をアサートするかどうか決定します。nERROR端子は、マイクロコントローラのフォルト条件のインジケータとして、外部で監視することができます。

TMS570LS0714-Sデバイスは、安全機能や広範囲の通信および制御ペリフェラルを内蔵しているため、セーフティクリティカルが要求される高性能リアルタイム制御アプリケーションには理想的なソリューションです。

製品情報(1)

型番 パッケージ 本体サイズ
TMS570LS0714PGE LQFP (144) 20.0mm×20.0mm
TMS570LS0714PZ LQFP (100) 14.0mm×14.0mm
(1) 詳細については、Section 9、「メカニカル、パッケージ、および注文情報」を参照してください。

1.4 機能ブロック図

デバイスの機能ブロック図をFigure 1-1に示します。

注: このブロック図は144PGEパッケージを示しています。一部の機能は多重化されているか、他のパッケージでは利用できません。詳細については、Section 3.2の端子機能にあるそれぞれの端子機能表を参照してください。

TMS570LS0714-S fbd_f14_spns225_128KB_RAM.gif Figure 1-1 機能ブロック図

Table 1-1 デバイスの比較

発注型番 型番 フラッシュ RAM パッケージ
TMS5700714PGEQQ1 TMS570LS0714 768KB 128KB 144ピンQFP
TMS5700714PZQQ1 TMS570LS0714 768KB 128KB 100ピンQFP