Proceso de diseño paso a paso del generador de reloj LMK03328 de fluctuación ultrabaja

En esta serie de videos de tres partes, se describe el proceso de diseño para el generador de reloj LMK03328 de fluctuación ultrabaja. En la serie, se aborda el proceso de diseño y simulación del WEBENCH Clock Architect por medio del software TICS Pro EVM GUI con informe de diseño de WEBENCH para configurar el módulo de evaluación (EVM) LMK03328, las técnicas de planificación de frecuencias, y mediante el TICS Pro para programar varios perfiles de inicio para el dispositivo EEPROM. A lo largo de los videos, se analiza el ejemplo de reloj de conmutador de red con el fin de poner en relieve las características y ventajas clave del generador de reloj LMK03328 de bucle de bloqueo de fase (PLL) doble, como ruido o fluctuación de fase ultrabaja para mejorar el rendimiento o el margen del sistema, modos de pines EEPROM para admitir varios perfiles de inicio y pruebas de validación de sistemas y capacidades flexibles de planificación y margen de frecuencia. Este proceso de diseño también puede aplicarse al modelo LMK03318 (versión de bucle de bloqueo (PLL) único de LMK03328).