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LMK04832-SP

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Space grade ultra low-Noise JESD204B compliant clock jitter cleaner

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LMK04832-SP

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製品詳細

Function Single-loop PLL Number of outputs 15 RMS jitter (fs) 54 Output frequency (Max) (MHz) 3255 Input type LVCMOS, LVDS, LVPECL Output type CML, LVPECL, LCPECL, HSDS, LVDS, LVCMOS Supply voltage (Min) (V) 3.135 Supply voltage (Max) (V) 3.465 Features JESD204B Operating temperature range (C) -55 to 125, 25 to 25
Function Single-loop PLL Number of outputs 15 RMS jitter (fs) 54 Output frequency (Max) (MHz) 3255 Input type LVCMOS, LVDS, LVPECL Output type CML, LVPECL, LCPECL, HSDS, LVDS, LVCMOS Supply voltage (Min) (V) 3.135 Supply voltage (Max) (V) 3.465 Features JESD204B Operating temperature range (C) -55 to 125, 25 to 25
CFP (HSL) (HBE) 64 — CFP (HSL) (HBE) 64 119 mm² 10.9 x 10.9
  • SMD #5962R1723701VXC
    • Total ionizing dose 100 krad (ELDRS-free)
    • SEL immune >120 MeV × cm2/mg
    • SEFI immune >120 MeV × cm2/mg
  • Maximum clock output frequency: 3255 MHz
  • Multi-mode: dual PLL, single PLL, and clock distribution
  • 6-GHz external VCO or distribution input
  • Ultra-low noise, at 2500 MHz:
    • 54-fs RMS jitter (12 kHz to 20 MHz)
    • 64-fs RMS jitter (100 Hz to 20 MHz)
    • –157.6-dBc/Hz noise floor
  • Ultra-low noise, at 3200 MHz:
    • 61-fs RMS jitter (12 kHz to 20 MHz)
    • 67-fs RMS jitter (100 Hz to 100 MHz)
    • –156.5-dBc/Hz noise floor
  • PLL2
    • PLL FOM of –230 dBc/Hz
    • PLL 1/f of –128 dBc/Hz
    • Phase detector rate up to 320 MHz
    • Two integrated VCOs: 2440 to 2600 MHz and 2945 to 3255 MHz
  • Up to 14 differential device clocks
    • CML, LVPECL, LCPECL, HSDS, LVDS, and 2xLVCMOS programmable outputs
  • Up to 1 buffered VCXO/XO output
    • LVPECL, LVDS, 2xLVCMOS programmable
  • 1-1023 CLKout divider
  • 1-8191 SYSREF divider
  • 25-ps step analog delay for SYSREF clocks
  • Digital delay and dynamic digital delay for device clock and SYSREF
  • Holdover mode with PLL1
  • 0-delay with PLL1 or PLL2
  • Ambient temperature range: –55 °C to 125 °C
  • SMD #5962R1723701VXC
    • Total ionizing dose 100 krad (ELDRS-free)
    • SEL immune >120 MeV × cm2/mg
    • SEFI immune >120 MeV × cm2/mg
  • Maximum clock output frequency: 3255 MHz
  • Multi-mode: dual PLL, single PLL, and clock distribution
  • 6-GHz external VCO or distribution input
  • Ultra-low noise, at 2500 MHz:
    • 54-fs RMS jitter (12 kHz to 20 MHz)
    • 64-fs RMS jitter (100 Hz to 20 MHz)
    • –157.6-dBc/Hz noise floor
  • Ultra-low noise, at 3200 MHz:
    • 61-fs RMS jitter (12 kHz to 20 MHz)
    • 67-fs RMS jitter (100 Hz to 100 MHz)
    • –156.5-dBc/Hz noise floor
  • PLL2
    • PLL FOM of –230 dBc/Hz
    • PLL 1/f of –128 dBc/Hz
    • Phase detector rate up to 320 MHz
    • Two integrated VCOs: 2440 to 2600 MHz and 2945 to 3255 MHz
  • Up to 14 differential device clocks
    • CML, LVPECL, LCPECL, HSDS, LVDS, and 2xLVCMOS programmable outputs
  • Up to 1 buffered VCXO/XO output
    • LVPECL, LVDS, 2xLVCMOS programmable
  • 1-1023 CLKout divider
  • 1-8191 SYSREF divider
  • 25-ps step analog delay for SYSREF clocks
  • Digital delay and dynamic digital delay for device clock and SYSREF
  • Holdover mode with PLL1
  • 0-delay with PLL1 or PLL2
  • Ambient temperature range: –55 °C to 125 °C

The LMK04832-SP is a high performance clock conditioner with JEDEC JESD204B support for space applications.

The 14 clock outputs from PLL2 can be configured to drive seven JESD204B converters or other logic devices using device and SYSREF clocks. SYSREF can be provided using both DC and AC coupling. Not limited to JESD204B applications, each of the 14 outputs can be individually configured as high-performance outputs for traditional clocking systems.

The LMK04832-SP can be configured for operation in dual PLL, single PLL, or clock distribution modes with or without SYSREF generation or reclocking. PLL2 may operate with either internal or external VCO.

The high performance combined with features like the ability to trade off between power and performance, dual VCOs, dynamic digital delay, and holdover allows the LMK04832-SP to provide flexible high performance clocking trees.

The LMK04832-SP comes in a 10.9-mm × 10.9-mm, 64-pin CFP package.

The LMK04832-SP is a high performance clock conditioner with JEDEC JESD204B support for space applications.

The 14 clock outputs from PLL2 can be configured to drive seven JESD204B converters or other logic devices using device and SYSREF clocks. SYSREF can be provided using both DC and AC coupling. Not limited to JESD204B applications, each of the 14 outputs can be individually configured as high-performance outputs for traditional clocking systems.

The LMK04832-SP can be configured for operation in dual PLL, single PLL, or clock distribution modes with or without SYSREF generation or reclocking. PLL2 may operate with either internal or external VCO.

The high performance combined with features like the ability to trade off between power and performance, dual VCOs, dynamic digital delay, and holdover allows the LMK04832-SP to provide flexible high performance clocking trees.

The LMK04832-SP comes in a 10.9-mm × 10.9-mm, 64-pin CFP package.
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技術資料

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種類 タイトル 最新の英語版をダウンロード 日付
* データシート LMK04832-SP 航空宇宙グレードの超低ノイズ JESD204B デュアル・ループ・クロック・ジッタ・クリーナ データシート (Rev. B) 2020年 12月 18日
* 放射線と信頼性レポート LMK04832-SP Single-Event Effects Report 2021年 5月 13日
* 放射線と信頼性レポート LMK04832-SP ELDRS Characterization Report 2020年 11月 19日
* 放射線と信頼性レポート LMK04832-SP TID RLAT Report 2020年 11月 19日
セレクション・ガイド TI Space Products (Rev. I) 2022年 3月 3日
その他の技術資料 Total Ionizing Dose and Single Event Effects Test Results of LMK04832-SP 2021年 7月 18日
EVM ユーザー ガイド (英語) LMK04832-SP EVM User's Guide 2020年 6月 29日
アプリケーション・ノート Heavy Ion Orbital Environment Single-Event Effects Estimations 2020年 5月 18日
アプリケーション・ノート Single-Event Effects Confidence Interval Calculations 2020年 1月 14日
その他の技術資料 TI Engineering Evaluation Units vs. MIL-PRF-38535 QML Class V Processing 2019年 6月 17日
e-Book（PDF） Radiation Handbook for Electronics (Rev. A) 2019年 5月 21日

設計および開発

追加の事項や他のリソースを参照するには、以下のタイトルをクリックすると、詳細ページを表示できます。

評価ボード

LMK04832EVM-CVAL — LMK04832-SP 宇宙グレード、超低ノイズ、JESD204B 対応、デュアル・ループ・クロック・ジッタ・クリーナの評価基板 

LMK04832EVM-CVAL 評価基板 (EVM) は、評価用プラットフォームであり、
宇宙グレード、超低ノイズ、JESD204B 対応、デュアル・ループ・クロック・ジッタ・クリーナである LMK04832-SP の性能と機能の評価に使用できます。
この製品は、TI (テキサス・インスツルメンツ) 製です。
TI.com で取り扱いなし
アプリケーション・ソフトウェアとフレームワーク

TICSPRO-SW — テキサス・インスツルメンツのクロックおよびシンセサイザ（TICS）プロ・ソフトウェア

The TICS Pro software is used to program the evaluation modules (EVMs) for device numbers with these prefixes: CDC, LMK and LMX. These devices include PLLs and voltage-controlled oscillators (PLL+VCO), synthesizers and clocking devices.
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シミュレーション・モデル

LMK04832-SP IBIS model

SNAM242.ZIP (157 KB) - IBIS Model
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シミュレーション・ツール

PSPICE-FOR-TI — TI Design / シミュレーション・ツール向け PSpice®

PSpice® for TI は、各種アナログ回路の機能評価に役立つ、設計とシミュレーション向けの環境です。設計とシミュレーションに適したこのフル機能スイートは、Cadence® のアナログ分析エンジンを使用しています。PSpice for TI は無償で使用でき、アナログや電源に関する TI の製品ラインアップを対象とする、業界でも有数の大規模なモデル・ライブラリが付属しているほか、選択された一部のアナログ動作モデルも利用できます。

設計とシミュレーション向けの環境である PSpice for TI (...)
リクエスト
設計ツール

CLOCK-TREE-ARCHITECT — Clock tree architect プログラミング・ソフトウェア

Clock tree architect はクロック・ツリーの合成ツールであり、開発中システムの要件に基づいてクロック・ツリー・ソリューションを生成する方法で、お客様の設計プロセスの効率化に貢献します。このツールは、多様なクロック供給製品を収録した包括的なデータベースからデータを抽出し、システム・レベルのマルチチップ・クロック供給ソリューションを生成します。
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パッケージ ピン数 ダウンロード
CFP (HBE) 64 オプションの表示

購入と品質

記載されている情報：
  • RoHS
  • REACH
  • デバイスのマーキング
  • リード端子の仕上げ / ボールの原材料
  • MSL rating / リフローピーク温度
  • MTBF/FIT 推定値
  • 原材料組成
  • 認定試験結果
  • 継続的な信頼性モニタ試験結果

サポートとトレーニング

TI E2E™ Forums (英語) では、TI のエンジニアからの技術サポートが活用できます

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