封装信息
| 封装 | 引脚 WQFN (RHS) | 48 |
| 工作温度范围 (°C) -40 to 85 |
| 包装数量 | 包装 250 | SMALL T&R |
LMK03318 的特性
- 极低噪声、高性能
- 抖动：FOUT > 100MHz 时的典型值为 100fs（均方根 (RMS))
- 峰值信噪比 (PSNR)：-80dBc，出色的电源噪声抗扰度
- 灵活的器件选项
- 多达 8 路 AC-LVPECL、AC-LVDS、AC-CML、HCSL 或 LVCMOS 输出或任意组合
- 引脚模式、I2C 模式、EEPROM 模式
- 71 引脚可选择预编程默认启动选项
- 支持自动或手动选择的双路输入
- 晶振输入：10MHz 至 52MHz
- 外部输入：1MHz 至 300MHz
- 频率裕度选项
- 采用低成本可牵引晶振基准精调频率裕度
- 无毛刺脉冲的粗调频率裕度 (%)，采用输出分频器
- 其他 特性
- 电源：3.3V 内核、1.8V、2.5V 或 3.3V 输出电源
- 工业温度范围（–40ºC 至 +85ºC）
LMK03318 的说明
LMK03318 是一款超低噪声 PLLATINUM™时钟发生器，具有一个带集成式 VCO、灵活时钟分配和扇出的分数 N 频率合成器，在片上 EEPROM 中存储有引脚可选配置状态。该器件可为各种千兆位级串行接口和数字器件提供多个时钟，从而通过替代多个振荡器和时钟分配器件来降低物料清单 (BOM) 成本、减小电路板面积、以及提高可靠性。超低抖动可降低高速串行链路中的比特误码率 (BER)。
对于 PLL，可以选择差分时钟、单端时钟或晶振输入作为参考时钟。所选基准输入可用于将 VCO 频率锁定在基准输入频率的整数或小数倍。VCO 频率可在 4.8GHz 至 5.4GHz 范围内进行调整。凭借 PLL，用户可以根据应用需求灵活选择预定义或用户定义的环路带宽。PLL 有一个后分频器，分频选项包括 2 分频、3 分频、4 分频、5 分频、6 分频、7 分频或 8 分频。
所有输出通道均可选择经过 PLL 分频的 VCO 时钟作为输出驱动器的时钟源，从而设置最终输出频率。部分输出通道还可以单独选择 PLL 的基准输入作为将旁路到相应输出缓冲器的备用时钟源。8 位输出分频器支持 1 至 256（偶数或奇数）的分频范围，输出频率高达 1GHz，并且具有输出相位同步功能。
所有输出对均为以地为基准并具有可编程摆幅的 CML 驱动器，并且可通过交流耦合方式连接到 LVDS、LVPECL 或 CML 接收器。另外，所有输出对还可以单独配置为 HCSL 输出或 2 x 1.8V LVCMOS 输出。与以电压为基准的驱动器设计（例如，传统的 LVDS 和 LVPECL 驱动器）相比，该输出具有更低的功耗（1.8V 时）、更出色的性能和电源抗扰度、以及更少的电磁干扰 (EMI)。通过 STATUS 引脚可获得两个额外的 3.3V LVCMOS 输出。这是一项可选特性，可在需要 3.3V LVCMOS 输出及不需要器件状态信号时使用。
该器件 具有 自启动功能，通过片上可编程 EEPROM 或预定义的 ROM 存储器实现，有多种定制器件模式可通过引脚控制进行选择来免除对串行编程的需求。可通过与 I2C 兼容的串行接口对器件寄存器和片上 EEPROM 设置进行完全编程。器件从地址可在 EEPROM 中编程，LSB 可使用 3 状态引脚置位。
该器件提供有两种频率裕度选项，支持无毛刺脉冲运行，可为标准合规性和系统时序裕度测试等系统设计验证测试 (DVT) 提供支持。通过在内部晶振 (XO) 上使用低成本可牵引晶振并选择该输入作为 PLL 合成器的基准，可支持精调频率裕度（用 ppm 表示）。频率裕度范围取决于晶振的修整灵敏度和片上变容二极管范围。XO 频率裕度可通过引脚或 I2C 接口控制，灵活度较高且易于使用。通过 I2C 接口更改输出分频值后，可在任意输出通道上使用粗调频率裕度（用 % 表示），同时会停止并重启输出时钟以防止更改分频器后出现毛刺脉冲或短脉冲。
内部电源调节功能提供出色的电源噪声抑制 (PSNR)，降低了供电网络的成本和复杂性。模拟和数字内核块由 3.3V±5% 电源供电运行，输出块由 1.8V、2.5V 或 3.3V±5% 电源供电运行。