DAC R-2R architectures display great performance in regards to noise and accuracy, but at a cost of large glitch area. This design focuses on the reduction of major-carry glitches that occur from code specific transitions in DAC R-2R architectures. This design reduces this glitch area, making it suitable for glitch-sensitive applications such as waveform generation.
Se desarrolló una placa completamente integrada únicamente para pruebas y validación de rendimiento y no está disponible para la venta.
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Lista completa de componentes de diseño, designadores de referencia y números de fabricantes/piezas
Diagrama esquemático detallado del diseño y los componentes
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Incluye productos de TI en el diseño y posibles alternativas.
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| Guía del usuario | Sample & Hold Glitch Reduction for Precision Outputs Design Guide | 10/12/2013 |
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