JAJSQ13A february   2023  – august 2023 AM69 , AM69A

ADVANCE INFORMATION  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 概要
    1. 3.1 機能ブロック図
  5. 4 Revision History
  6. 5 Device Comparison
  7. 6 Terminal Configuration and Functions
    1. 6.1 Pin Diagrams
    2. 6.2 Pin Attributes
      1.      11
      2.      12
    3. 6.3 Signal Descriptions
      1.      14
      2. 6.3.1  ADC
        1. 6.3.1.1 MCU Domain
          1.        17
          2.        18
          3.        19
      3. 6.3.2  DDRSS
        1. 6.3.2.1 MAIN Domain
          1.        22
          2.        23
          3.        24
          4.        25
      4. 6.3.3  GPIO
        1. 6.3.3.1 MAIN Domain
          1.        28
        2. 6.3.3.2 WKUP Domain
          1.        30
      5. 6.3.4  I2C
        1. 6.3.4.1 MAIN Domain
          1.        33
          2.        34
          3.        35
          4.        36
          5.        37
          6.        38
          7.        39
        2. 6.3.4.2 MCU Domain
          1.        41
          2.        42
        3. 6.3.4.3 WKUP Domain
          1.        44
      6. 6.3.5  I3C
        1. 6.3.5.1 MCU Domain
          1.        47
      7. 6.3.6  MCAN
        1. 6.3.6.1 MAIN Domain
          1.        50
          2.        51
          3.        52
          4.        53
          5.        54
          6.        55
          7.        56
          8.        57
          9.        58
          10.        59
          11.        60
          12.        61
          13.        62
          14.        63
          15.        64
          16.        65
          17.        66
          18.        67
        2. 6.3.6.2 MCU Domain
          1.        69
          2.        70
      8. 6.3.7  MCSPI
        1. 6.3.7.1 MAIN Domain
          1.        73
          2.        74
          3.        75
          4.        76
          5.        77
          6.        78
          7.        79
        2. 6.3.7.2 MCU Domain
          1.        81
          2.        82
      9. 6.3.8  UART
        1. 6.3.8.1 MAIN Domain
          1.        85
          2.        86
          3.        87
          4.        88
          5.        89
          6.        90
          7.        91
          8.        92
          9.        93
          10.        94
        2. 6.3.8.2 MCU Domain
          1.        96
        3. 6.3.8.3 WKUP Domain
          1.        98
      10. 6.3.9  MDIO
        1. 6.3.9.1 MAIN Domain
          1.        101
          2.        102
        2. 6.3.9.2 MCU Domain
          1.        104
      11. 6.3.10 UFS
        1. 6.3.10.1 MAIN Domain
          1.        107
      12. 6.3.11 CPSW2G
        1. 6.3.11.1 MAIN Domain
          1.        110
        2. 6.3.11.2 MCU Domain
          1.        112
      13. 6.3.12 SGMII
        1. 6.3.12.1 MAIN Domain
          1.        115
      14. 6.3.13 ECAP
        1. 6.3.13.1 MAIN Domain
          1.        118
          2.        119
          3.        120
      15. 6.3.14 EQEP
        1. 6.3.14.1 MAIN Domain
          1.        123
          2.        124
          3.        125
      16. 6.3.15 EPWM
        1. 6.3.15.1 MAIN Domain
          1.        128
          2.        129
          3.        130
          4.        131
          5.        132
          6.        133
          7.        134
      17. 6.3.16 USB
        1. 6.3.16.1 MAIN Domain
          1.        137
      18. 6.3.17 Display Port
        1. 6.3.17.1 MAIN Domain
          1.        140
      19. 6.3.18 Hyperlink
        1. 6.3.18.1 MAIN Domain
          1.        143
          2.        144
          3.        145
      20. 6.3.19 PCIE
        1. 6.3.19.1 MAIN Domain
          1.        148
      21. 6.3.20 SERDES
        1. 6.3.20.1 MAIN Domain
          1.        151
          2.        152
          3.        153
          4.        154
      22. 6.3.21 DSI
        1. 6.3.21.1 MAIN Domain
          1.        157
          2.        158
      23. 6.3.22 CSI
        1. 6.3.22.1 MAIN Domain
          1.        161
          2.        162
          3.        163
      24. 6.3.23 MCASP
        1. 6.3.23.1 MAIN Domain
          1.        166
          2.        167
          3.        168
          4.        169
          5.        170
      25. 6.3.24 DMTIMER
        1. 6.3.24.1 MAIN Domain
          1.        173
        2. 6.3.24.2 MCU Domain
          1.        175
      26. 6.3.25 CPTS
        1. 6.3.25.1 MAIN Domain
          1.        178
        2. 6.3.25.2 MCU Domain
          1.        180
      27. 6.3.26 DSS
        1. 6.3.26.1 MAIN Domain
          1.        183
      28. 6.3.27 GPMC
        1. 6.3.27.1 MAIN Domain
          1.        186
      29. 6.3.28 MMC
        1. 6.3.28.1 MAIN Domain
          1.        189
          2.        190
      30. 6.3.29 OSPI
        1. 6.3.29.1 MCU Domain
          1.        193
          2.        194
      31. 6.3.30 Hyperbus
        1. 6.3.30.1 MCU Domain
          1.        197
      32. 6.3.31 Emulation and Debug
        1. 6.3.31.1 MAIN Domain
          1.        200
          2.        201
      33. 6.3.32 System and Miscellaneous
        1. 6.3.32.1 Boot Mode configuration
          1.        204
        2. 6.3.32.2 Clock
          1.        206
          2.        207
        3. 6.3.32.3 System
          1.        209
          2.        210
        4. 6.3.32.4 EFUSE
          1.        212
        5. 6.3.32.5 VMON
          1.        214
      34. 6.3.33 Power
        1.       216
    4. 6.4 Pin Connectivity Requirements
  8. 7 Specifications
    1. 7.1  Absolute Maximum Ratings
    2. 7.2  ESD Ratings
    3. 7.3  Power-On-Hour (POH) Limits
    4. 7.4  Recommended Operating Conditions
    5. 7.5  動作性能の特長
    6. 7.6  Electrical Characteristics
      1. 7.6.1  I2C, Open-Drain, Fail-Safe (I2C OD FS) Electrical Characteristics
      2. 7.6.2  Fail-Safe Reset (FS Reset) Electrical Characteristics
      3. 7.6.3  HFOSC/LFOSC Electrical Characteristics
      4. 7.6.4  eMMCPHY Electrical Characteristics
      5. 7.6.5  SDIO Electrical Characteristics
      6. 7.6.6  CSI2/DSI D-PHY Electrical Characteristics
      7. 7.6.7  ADC12B Electrical Characteristics
      8. 7.6.8  LVCMOS Electrical Characteristics
      9. 7.6.9  USB2PHY Electrical Characteristics
      10. 7.6.10 SerDes 2-L-PHY/4-L-PHY Electrical Characteristics
      11. 7.6.11 UFS M-PHY Electrical Characteristics
      12. 7.6.12 eDP/DP AUX-PHY Electrical Characteristics
      13. 7.6.13 DDR0 Electrical Characteristics
    7. 7.7  VPP Specifications for One-Time Programmable (OTP) eFuses
      1. 7.7.1 Recommended Operating Conditions for OTP eFuse Programming
      2. 7.7.2 Hardware Requirements
      3. 7.7.3 Programming Sequence
      4. 7.7.4 Impact to Your Hardware Warranty
    8. 7.8  Thermal Resistance Characteristics
      1. 7.8.1 Thermal Resistance Characteristics for ALY Package
    9. 7.9  Temperature Sensor Characteristics
    10. 7.10 Timing and Switching Characteristics
      1. 7.10.1 Timing Parameters and Information
      2. 7.10.2 Power Supply Sequencing
        1. 7.10.2.1 Power Supply Slew Rate Requirement
        2. 7.10.2.2 Combined MCU and Main Domains Power- Up Sequencing
        3. 7.10.2.3 Combined MCU and Main Domains Power- Down Sequencing
        4. 7.10.2.4 Isolated MCU and Main Domains Power- Up Sequencing
        5. 7.10.2.5 Isolated MCU and Main Domains Power- Down Sequencing
        6. 7.10.2.6 Independent MCU and Main Domains, Entry and Exit of MCU Only Sequencing
        7. 7.10.2.7 Independent MCU and Main Domains, Entry and Exit of DDR Retention State
        8. 7.10.2.8 Independent MCU and Main Domains, Entry and Exit of GPIO Retention Sequencing
      3. 7.10.3 System Timing
        1. 7.10.3.1 Reset Timing
        2. 7.10.3.2 Safety Signal Timing
        3. 7.10.3.3 Clock Timing
      4. 7.10.4 Clock Specifications
        1. 7.10.4.1 Input and Output Clocks / Oscillators
          1. 7.10.4.1.1 WKUP_OSC0 Internal Oscillator Clock Source
            1. 7.10.4.1.1.1 Load Capacitance
            2. 7.10.4.1.1.2 Shunt Capacitance
          2. 7.10.4.1.2 WKUP_OSC0 LVCMOS Digital Clock Source
          3. 7.10.4.1.3 Auxiliary OSC1 Internal Oscillator Clock Source
            1. 7.10.4.1.3.1 Load Capacitance
            2. 7.10.4.1.3.2 Shunt Capacitance
          4. 7.10.4.1.4 Auxiliary OSC1 LVCMOS Digital Clock Source
          5. 7.10.4.1.5 Auxiliary OSC1 Not Used
        2. 7.10.4.2 Output Clocks
        3. 7.10.4.3 PLLs
        4. 7.10.4.4 Module and Peripheral Clocks Frequencies
      5. 7.10.5 Peripherals
        1. 7.10.5.1  ATL
          1. 7.10.5.1.1 ATL_PCLK Timing Requirements
          2. 7.10.5.1.2 ATL_AWS[x] Timing Requirements
          3. 7.10.5.1.3 ATL_BWS[x] Timing Requirements
          4. 7.10.5.1.4 ATCLK[x] Switching Characteristics
        2. 7.10.5.2  CPSW2G
          1. 7.10.5.2.1 CPSW2G MDIO Interface Timings
          2. 7.10.5.2.2 CPSW2G RMII Timings
            1. 7.10.5.2.2.1 CPSW2G RMII[x]_REF_CLK Timing Requirements – RMII Mode
            2. 7.10.5.2.2.2 CPSW2G RMII[x]_RXD[1:0], RMII[x]_CRS_DV, and RMII[x]_RX_ER Timing Requirements – RMII Mode
            3. 7.10.5.2.2.3 CPSW2G RMII[x]_TXD[1:0], and RMII[x]_TX_EN Switching Characteristics – RMII Mode
          3. 7.10.5.2.3 CPSW2G RGMII Timings
            1. 7.10.5.2.3.1 RGMII[x]_RXC Timing Requirements – RGMII Mode
            2. 7.10.5.2.3.2 CPSW2G Timing Requirements for RGMII[x]_RD[3:0], and RGMII[x]_RCTL – RGMII Mode
            3. 7.10.5.2.3.3 CPSW2G RGMII[x]_TXC Switching Characteristics – RGMII Mode
            4. 7.10.5.2.3.4 RGMII[x]_TD[3:0], and RGMII[x]_TX_CTL Switching Characteristics – RGMII Mode
        3. 7.10.5.3  CSI-2
        4. 7.10.5.4  DDRSS
        5. 7.10.5.5  DSS
        6. 7.10.5.6  eCAP
          1. 7.10.5.6.1 Timing Requirements for eCAP
          2. 7.10.5.6.2 Switching Characteristics for eCAP
        7. 7.10.5.7  EPWM
          1. 7.10.5.7.1 Timing Requirements for eHRPWM
          2. 7.10.5.7.2 Switching Characteristics for eHRPWM
        8. 7.10.5.8  eQEP
          1. 7.10.5.8.1 Timing Requirements for eQEP
          2. 7.10.5.8.2 Switching Characteristics for eQEP
        9. 7.10.5.9  GPIO
          1. 7.10.5.9.1 GPIO Timing Requirements
          2. 7.10.5.9.2 GPIO Switching Characteristics
        10. 7.10.5.10 GPMC
          1. 7.10.5.10.1 GPMC and NOR Flash — Synchronous Mode
            1. 7.10.5.10.1.1 GPMC and NOR Flash Timing Requirements — Synchronous Mode
            2. 7.10.5.10.1.2 GPMC and NOR Flash Switching Characteristics – Synchronous Mode
          2. 7.10.5.10.2 GPMC and NOR Flash — Asynchronous Mode
            1. 7.10.5.10.2.1 GPMC and NOR Flash Timing Requirements – Asynchronous Mode
            2. 7.10.5.10.2.2 GPMC and NOR Flash Switching Characteristics – Asynchronous Mode
          3. 7.10.5.10.3 GPMC and NAND Flash — Asynchronous Mode
            1. 7.10.5.10.3.1 GPMC and NAND Flash Timing Requirements – Asynchronous Mode
            2. 7.10.5.10.3.2 GPMC and NAND Flash Switching Characteristics – Asynchronous Mode
          4. 7.10.5.10.4 GPMC0 IOSET
        11. 7.10.5.11 HyperBus
          1. 7.10.5.11.1 Timing Requirements for HyperBus
          2. 7.10.5.11.2 HyperBus 166 MHz Switching Characteristics
          3. 7.10.5.11.3 HyperBus 100 MHz Switching Characteristics
        12. 7.10.5.12 I2C
        13. 7.10.5.13 I3C
        14. 7.10.5.14 MCAN
        15. 7.10.5.15 MCASP
        16. 7.10.5.16 MCSPI
          1. 7.10.5.16.1 MCSPI — Controller Mode
          2. 7.10.5.16.2 MCSPI — Peripheral Mode
        17. 7.10.5.17 MMCSD
          1. 7.10.5.17.1 MMC0 - eMMC Interface
            1. 7.10.5.17.1.1 Legacy SDR Mode
            2. 7.10.5.17.1.2 High Speed SDR Mode
            3. 7.10.5.17.1.3 High Speed DDR Mode
            4. 7.10.5.17.1.4 HS200 Mode
            5. 7.10.5.17.1.5 HS400 Mode
          2. 7.10.5.17.2 MMC1/2 - SD/SDIO Interface
            1. 7.10.5.17.2.1 Default Speed Mode
            2. 7.10.5.17.2.2 High Speed Mode
            3. 7.10.5.17.2.3 UHS–I SDR12 Mode
            4. 7.10.5.17.2.4 UHS–I SDR25 Mode
            5. 7.10.5.17.2.5 UHS–I SDR50 Mode
            6. 7.10.5.17.2.6 UHS–I DDR50 Mode
            7. 7.10.5.17.2.7 UHS–I SDR104 Mode
        18. 7.10.5.18 CPTS
          1. 7.10.5.18.1 CPTS Timing Requirements
          2. 7.10.5.18.2 CPTS Switching Characteristics
        19. 7.10.5.19 OSPI
          1. 7.10.5.19.1 OSPI0 PHY Mode
            1. 7.10.5.19.1.1 OSPI With Data Training
              1. 7.10.5.19.1.1.1 OSPI Switching Characteristics – Data Training
            2. 7.10.5.19.1.2 OSPI Without Data Training
              1. 7.10.5.19.1.2.1 OSPI Timing Requirements – SDR Mode
              2. 7.10.5.19.1.2.2 OSPI Switching Characteristics – SDR Mode
              3. 7.10.5.19.1.2.3 OSPI Timing Requirements – DDR Mode
              4. 7.10.5.19.1.2.4 OSPI Switching Characteristics – DDR Mode
          2. 7.10.5.19.2 OSPI0 Tap Mode
            1. 7.10.5.19.2.1 OSPI0 Tap SDR Timing
            2. 7.10.5.19.2.2 OSPI0 Tap DDR Timing
        20. 7.10.5.20 OLDI
          1. 7.10.5.20.1 OLDI Switching Characteristics
        21. 7.10.5.21 PCIE
        22. 7.10.5.22 Timers
          1. 7.10.5.22.1 Timing Requirements for Timers
          2. 7.10.5.22.2 Switching Characteristics for Timers
        23. 7.10.5.23 UART
          1. 7.10.5.23.1 Timing Requirements for UART
          2. 7.10.5.23.2 UART Switching Characteristics
        24. 7.10.5.24 USB
      6. 7.10.6 Emulation and Debug
        1. 7.10.6.1 Trace
        2. 7.10.6.2 JTAG
          1. 7.10.6.2.1 JTAG Electrical Data and Timing
            1. 7.10.6.2.1.1 JTAG Timing Requirements
            2. 7.10.6.2.1.2 JTAG Switching Characteristics
  9. 8 Detailed Description
    1. 8.1 Overview
    2. 8.2 機能ブロック図
    3. 8.3 Processor Subsystems
      1. 8.3.1 Arm Cortex-A72
      2. 8.3.2 Arm Cortex-R5F
      3. 8.3.3 DSP C71x
    4. 8.4 Accelerators and Coprocessors
      1. 8.4.1 GPU
      2. 8.4.2 VPAC
      3. 8.4.3 DMPAC
    5. 8.5 Other Subsystems
      1. 8.5.1 MSMC
      2. 8.5.2 NAVSS
        1. 8.5.2.1 NAVSS0
        2. 8.5.2.2 MCU_NAVSS
      3. 8.5.3 PDMA Controller
      4. 8.5.4 Power Supply
      5. 8.5.5 Peripherals
        1. 8.5.5.1  ADC
        2. 8.5.5.2  ATL
        3. 8.5.5.3  CSI
          1. 8.5.5.3.1 Camera Streaming Interface Receiver (CSI_RX_IF) and MIPI DPHY Receiver (DPHY_RX)
          2. 8.5.5.3.2 Camera Streaming Interface Transmitter (CSI_TX_IF)
        4. 8.5.5.4  CPSW2G
        5. 8.5.5.5  CPSW9G
        6. 8.5.5.6  DCC
        7. 8.5.5.7  DDRSS
        8. 8.5.5.8  DSS
          1. 8.5.5.8.1 DSI
          2. 8.5.5.8.2 eDP
        9. 8.5.5.9  VPFE
        10. 8.5.5.10 eCAP
        11. 8.5.5.11 EPWM
        12. 8.5.5.12 ELM
        13. 8.5.5.13 ESM
        14. 8.5.5.14 eQEP
        15. 8.5.5.15 GPIO
        16. 8.5.5.16 GPMC
        17. 8.5.5.17 Hyperbus
        18. 8.5.5.18 I2C
        19. 8.5.5.19 I3C
        20. 8.5.5.20 MCAN
        21. 8.5.5.21 MCASP
        22. 8.5.5.22 MCRC Controller
        23. 8.5.5.23 MCSPI
        24. 8.5.5.24 MMC/SD
        25. 8.5.5.25 OSPI
        26. 8.5.5.26 PCIE
        27. 8.5.5.27 SerDes
        28. 8.5.5.28 WWDT
        29. 8.5.5.29 Timers
        30. 8.5.5.30 UART
        31. 8.5.5.31 USB
        32. 8.5.5.32 UFS
  10. 9 Applications, Implementation, and Layout
  11. 10Device Connection and Layout Fundamentals
    1. 10.1 Power Supply Decoupling and Bulk Capacitors
      1. 10.1.1 Power Distribution Network Implementation Guidance
    2. 10.2 External Oscillator
    3. 10.3 JTAG and EMU
    4. 10.4 Reset
    5. 10.5 Unused Pins
    6. 10.6 Hardware Design Guide for JacintoTM 7 Devices
  12. 11Peripheral- and Interface-Specific Design Information
    1. 11.1 LPDDR4 Board Design and Layout Guidelines
    2. 11.2 OSPI and QSPI Board Design and Layout Guidelines
      1. 11.2.1 No Loopback and Internal Pad Loopback
      2. 11.2.2 External Board Loopback
      3. 11.2.3 DQS (only available in Octal Flash devices)
    3. 11.3 USB VBUS Design Guidelines
    4. 11.4 System Power Supply Monitor Design Guidelines using VMON/POK
    5. 11.5 High Speed Differential Signal Routing Guidance
    6. 11.6 Thermal Solution Guidance
  13. 12Device and Documentation Support
    1. 12.1 Device Nomenclature
      1. 12.1.1 Standard Package Symbolization
      2. 12.1.2 Device Naming Convention
    2. 12.2 Tools and Software
    3. 12.3 サポート・リソース
    4. 12.4 Trademarks
    5. 12.5 静電気放電に関する注意事項
    6. 12.6 用語集
  14. 13Mechanical, Packaging, and Orderable Information
    1. 13.1 Packaging Information

パッケージ・オプション

デバイスごとのパッケージ図は、PDF版データシートをご参照ください。

メカニカル・データ（パッケージ｜ピン）
  • ALY|1414
サーマルパッド・メカニカル・データ
発注情報

1 特長

プロセッサ・コア：

  • 最大 8 つ、最高 2GHz の 64 ビット Arm®Cortex®-A72 マイクロプロセッサ・サブシステム
    • クワッド・コア Cortex®-A72 クラスタごとに 2MB の共有 L2 キャッシュ、
    • Cortex®-A72 コアごとに 32KB L1 D キャッシュと 48KB L1 I キャッシュ
  • 最大 4 つのディープ・ラーニング用アクセラレータ、：
    • それぞれ最大 8 TOPS (1 秒あたり 8 兆回の演算) を実現
    • 合計で 32 TOPS (1 秒あたり 32 兆回の演算)
  • 汎用コンピューティング・パーティションに最大 1.0GHz のデュアル・コア Arm® Cortex®-R5F MCU、FFI 付き
    • 16KB L1 D キャッシュ、16KB L1 I キャッシュ、および 64KB L2 TCM
  • デュアル・コア Arm® Cortex®-R5F MCU、最大 1.0GHz、デバイス管理をサポート
    • 32K L1 D キャッシュ、32K I キャッシュ、および 64K L2 TCM (すべてのメモリに SECDED ECC 付き)
  • 画像信号プロセッサ (ISP) 搭載最大 2 つのビジョン処理アクセラレータ (VPAC) と複数のビジョン支援アクセラレータ
    • 480MPixel/s ISP
    • 最大 16 ビットの入力 RAW 形式をサポート
    • ワイド・ダイナミック・レンジ (WDR)、レンズ歪み補正 (LDC)、ビジョン・イメージング・サブシステム (VISS)、マルチスカラ (MSC) のサポート
    • 出力カラー形式：8 ビット、12 ビット、YUV 4:2:2、YUV 4:2:0、RGB、HSV/HSL

  • マルチメディア：

    • ディスプレイ・サブシステムのサポート：
      • 最大 4 台のディスプレイ
      • 最大 2 つの DSI 4L TX (最大 2.5K)
      • 1 つの eDP 4L
      • 1 つの DPI 24 ビット RGB パラレル・インターフェイス
      • OLDI/LVDS (4 レーン - 2x) および 24 ビット RGB パラレル・インターフェイス
      • 凍結フレーム検出や MISR データ・チェックなどの安全機能
    • 3D グラフィックス処理ユニット
      • 最大 800MHz の IMG BXS-4-64
      • 50GFLOPS、4GTexels/s
      • 500 を超える MTexels/s、8 を超える GFLOP
      • 少なくとも 2 つの合成層をサポート
      • 最大 2048x1080 @ 60fps をサポート
      • ARGB32、RGB565、YUV 形式をサポート
      • 2D グラフィックス対応
      • OpenGL ES 3.1、Vulkan 1.2
    • 3 つの CSI2.0 4L カメラ・シリアル・インターフェイス RX (CSI-RX) と、DPHY 付きの 2 つの CSI2.0 4L TX (CSI-TX)
      • MIPI CSI 1.3 準拠 + MIPI-DPHY 1.2
      • 最大 1.5Gbps の 1、2、3、4 データ・レーン・モードをサポート
      • CRC チェック + RAM 上の ECC による ECC 検証 / 訂正
      • 仮想チャネルのサポート (最大 16)
      • DMA 経由で DDR にストリーム・データを直接書き込む機能
    • 2 つのビデオ・エンコーダ / デコーダ・モジュール
      • HEVC (H.265) メイン・プロファイルをレベル 5.1 上位層でサポート
      • H.264 ベースライン / メイン / ハイ・プロファイルをレベル 5.2 でサポート
      • モジュールごとに最大 4K UHD 解像度 (3840 × 2160) をサポート
      • 各モジュールは 4K60 H.264/H.265 エンコード / デコードをサポート (最大 480MP/s)

    メモリ・サブシステム：

  • 最大 8MB のオンチップ L3 RAM、ECC およびコヒーレンシ機能付き
    • ECC エラー保護
    • 共有コヒーレント・キャッシュ
    • 内部 DMA エンジンをサポート
  • 最大 4 つの外部メモリ・インターフェイス (EMIF) モジュール、ECC 付き
    • LPDDR4 メモリ・タイプをサポート
    • 最大 4266MT/s の速度をサポート
    • 最高 68GB/s、最大 4 本の 32 ビット・バス、インライン ECC 付き
  • 汎用メモリ・コントローラ (GPMC)
  • MAIN ドメインの 512KB のオンチップ SRAM、ECC 保護付き
  • 部品番号の末尾が Q1 のバリアントについては AEC-Q100 認定済み

    デバイスのセキュリティ ：

  • セキュアなランタイム・サポートによるセキュア・ブート
  • お客様がプログラム可能なルート・キー (RSA-4K または ECC-512 まで)
  • 組み込みハードウェア・セキュリティ・モジュール
  • 暗号化ハードウェア・アクセラレータ – ECC 付き PKA、AES、SHA、RNG、DES、3DES 

     

    高速シリアル・インターフェイス：

  • 最大 8 つの外部ポートをサポートする内蔵イーサネット・スイッチ
    • 2 つのポートで 5Gb、10Gb USXGMII、または 5Gb XFI をサポート
    • すべてのポートが 1Gb、2.5Gb SGMII をサポート
    • すべてのポートが QSGMII をサポート可能。最大 2 つの QSGMII をイネーブルにでき、8 つの内部レーンをすべて使用。1 つの QSGMII インターフェイスは 4 つの内部レーンを使用。
  • 最大 4 つの 2-L/2x4L PCI-Express® (PCIe) Gen3 コントローラ
    • Gen1 (2.5GT/s)、Gen2 (5.0GT/s)、Gen3 (8.0GT/s) で動作 (オート・ネゴシエーション付き)
  • 1 つの USB 3.0 デュアルロール・デバイス (DRD) サブシステム
    • Enhanced SuperSpeed Gen1 ポート
    • Type-C スイッチングをサポート
    • USB ホスト、USB ペリフェラル、USB DRD として個別に構成可能

    イーサネット

  • 2 つの RGMII/RMII インターフェイス

    車載インターフェイス：

  • CAN-FD をフルサポートする 20 個のモジュラー・コントローラ・エリア・ネットワーク (MCAN) モジュール

    オーディオ・インターフェイス：

  • 5 個のマルチチャネル・オーディオ・シリアル・ポート (MCASP) モジュール

    フラッシュ・メモリ・インターフェイス：

  • 組み込み MultiMediaCard インターフェイス (eMMC™ 5.1)
  • 1 つの Secure Digital® 3.0/Secure Digital Input Output 3.0 インターフェイス (SD3.0/SDIO3.0)
  • 2 つのレーンを持つユニバーサル・フラッシュ・ストレージ (UFS 2.1)
  • 2 つの独立したフラッシュ・インターフェイスを以下のように構成
    • 1 つの OSPI または HyperBus™ または QSPI フラッシュ・インターフェイス、および
    • 1 つの QSPI フラッシュ・インターフェイス

    システム・オン・チップ (SoC) アーキテクチャ：

  • 16nm FinFET テクノロジ
  • 31mm × 31mm、0.8mm ピッチ、1414 ピンの FCBGA (ALY)、IPC クラス 3 PCB 配線に対応

    TPS6594-Q1 コンパニオン・パワー・マネージメント IC (PMIC)：

  • ASIL-D までの機能安全対応
  • 柔軟なマッピングにより各種の使用事例をサポート