JAJSID0G december   2019  – july 2023 DP83826E , DP83826I

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 概要
  5. 4 Revision History
  6. 5 Mode Comparison Tables
  7. 6 Pin Configuration and Functions (ENHANCED Mode)
  8. 7 Pin Configuration and Functions (BASIC Mode)
  9. 8 Specifications
    1. 8.1 絶対最大定格
    2. 8.2 ESD 定格
    3. 8.3 推奨動作条件
    4. 8.4 熱に関する情報
    5. 8.5 電気的特性
    6. 8.6 タイミング要件
    7. 8.7 Timing Diagrams
    8. 8.8 Typical Characteristics
  10. 9 Detailed Description
    1. 9.1 Overview
    2. 9.2 Functional Block Diagram
    3. 9.3 Feature Description
      1. 9.3.1  Auto-Negotiation (Speed/Duplex Selection)
      2. 9.3.2  Auto-MDIX Resolution
      3. 9.3.3  Energy Efficient Ethernet
        1. 9.3.3.1 EEE Overview
        2. 9.3.3.2 EEE Negotiation
      4. 9.3.4  EEE for Legacy MACs Not Supporting 802.3az
      5. 9.3.5  Wake-on-LAN Packet Detection
        1. 9.3.5.1 Magic Packet Structure
        2. 9.3.5.2 Magic Packet Example
        3. 9.3.5.3 Wake-on-LAN Configuration and Status
      6. 9.3.6  Low Power Modes
        1. 9.3.6.1 Active Sleep
        2. 9.3.6.2 IEEE Power-Down
        3. 9.3.6.3 Deep Power Down State
      7. 9.3.7  RMII Repeater Mode
      8. 9.3.8  Clock Output
      9. 9.3.9  Media Independent Interface (MII)
      10. 9.3.10 Reduced Media Independent Interface (RMII)
      11. 9.3.11 Serial Management Interface
        1. 9.3.11.1 Extended Register Space Access
        2. 9.3.11.2 Write Address Operation
        3. 9.3.11.3 Read Address Operation
        4. 9.3.11.4 Write (No Post Increment) Operation
        5. 9.3.11.5 Read (No Post Increment) Operation
        6. 9.3.11.6 Example Write Operation (No Post Increment)
      12. 9.3.12 100BASE-TX
        1. 9.3.12.1 100BASE-TX Transmitter
          1. 9.3.12.1.1 Code-Group Encoding and Injection
          2. 9.3.12.1.2 Scrambler
          3. 9.3.12.1.3 NRZ to NRZI Encoder
          4. 9.3.12.1.4 Binary to MLT-3 Converter
        2. 9.3.12.2 100BASE-TX Receiver
      13. 9.3.13 10BASE-Te
        1. 9.3.13.1 Squelch
        2. 9.3.13.2 Normal Link Pulse Detection and Generation
        3. 9.3.13.3 Jabber
        4. 9.3.13.4 Active Link Polarity Detection and Correction
      14. 9.3.14 Loopback Modes
        1. 9.3.14.1 Near-end Loopback
        2. 9.3.14.2 MII Loopback
        3. 9.3.14.3 PCS Loopback
        4. 9.3.14.4 Digital Loopback
        5. 9.3.14.5 Analog Loopback
        6. 9.3.14.6 Far-End (Reverse) Loopback
      15. 9.3.15 BIST Configurations
      16. 9.3.16 Cable Diagnostics
        1. 9.3.16.1 Time Domain Reflectometry (TDR)
        2. 9.3.16.2 Fast Link-Drop Functionality
      17. 9.3.17 LED and GPIO Configuration
    4. 9.4 Programming
      1. 9.4.1 Hardware Bootstraps Configuration
        1. 9.4.1.1 DP83826 Bootstrap Configurations (ENHANCED Mode)
          1. 9.4.1.1.1 Bootstraps for PHY Address
        2. 9.4.1.2 DP83826 Strap Configuration (BASIC Mode)
          1. 9.4.1.2.1 Bootstraps for PHY Address
    5. 9.5 Register Maps
      1. 9.5.1 DP83826 Registers
  11. 10Application and Implementation
    1. 10.1 Application Information
    2. 10.2 Typical Applications
      1. 10.2.1 Twisted-Pair Interface (TPI) Network Circuit
      2. 10.2.2 Transformer Recommendations
      3. 10.2.3 Capacitive DC Blocking
      4. 10.2.4 Design Requirements
        1. 10.2.4.1 Clock Requirements
          1. 10.2.4.1.1 Oscillator
          2. 10.2.4.1.2 Crystal
      5. 10.2.5 Detailed Design Procedure
        1. 10.2.5.1 MII Layout Guidelines
        2. 10.2.5.2 RMII Layout Guidelines
        3. 10.2.5.3 MDI Layout Guidelines
      6. 10.2.6 Application Curves
  12. 11Power Supply Recommendations
  13. 12Layout
    1. 12.1 Layout Guidelines
      1. 12.1.1 Signal Traces
      2. 12.1.2 Return Path
      3. 12.1.3 Transformer Layout
      4. 12.1.4 Metal Pour
      5. 12.1.5 PCB Layer Stacking
        1. 12.1.5.1 Layout Example
  14. 13Device and Documentation Support
    1. 13.1 Related Documentation
    2. 13.2 Receiving Notification of Documentation Updates
    3. 13.3 Support Resources
    4. 13.4 Trademarks
    5. 13.5 静電気放電に関する注意事項
    6. 13.6 用語集
  15. 14Mechanical, Packaging, and Orderable Information

パッケージ・オプション

メカニカル・データ（パッケージ｜ピン）
サーマルパッド・メカニカル・データ
発注情報

8.5 電気的特性

自由気流での動作温度範囲内、VDDA3V3 = 3V3 (特に記述のない限り) (1)
パラメータ テスト条件 最小値 代表値 最大値 単位
IEEE Tx 準拠 (100BaseTx)
差動出力電圧 950   1050 mV
IEEE Tx 準拠 (10BaseTe)
出力差動電圧(2) 1.54 1.75 1.96 V
消費電力の基準値 (アクティブ・モード、50% のトラフィック、パケット・サイズ：1518、ランダム・コンテンツ、150m のケーブル)
I (VDDA3V3 = 3.3V) MII (100BaseTx) 45 53 mA
MII (10BaseTe) 35 46 mA
RMII マスタ (100BaseTx) 45 53 mA
RMII マスタ (10BaseTe) 35 46 mA
RMII スレーブ (100BaseTx) 45 53 mA
RMII スレーブ (10BaseTe) 35 46 mA
I (VDDIO = 3.3V) MII (100BaseTx) 8 14 mA
MII (10BaseTe) 5 12 mA
RMII マスタ (100BaseTx) 9 14 mA
RMII マスタ (10BaseTe) 9 12 mA
RMII スレーブ (100BaseTx) 7 8.5 mA
RMII スレーブ (10BaseTe) 5 6 mA
I (VDDIO = 1.8V) MII (100BaseTx) 5 7 mA
MII (10BaseTe) 3 6 mA
RMII マスタ (100BaseTx) 5 7 mA
RMII マスタ (10BaseTe) 5 6 mA
RMII スレーブ (100BaseTx) 3 6 mA
RMII スレーブ (10BaseTe) 2 3 mA
消費電力 (アクティブ・モードの最も厳しい条件、100% のトラフィック、パケット・サイズ：1518、ランダム・コンテンツ、150m のケーブル)
I (VDDA3V3 = 3.3V) MII (100BaseTx) 44 55 mA
MII (10BaseTe) 35 48 mA
RMII マスタ (100BaseTx) 44 55 mA
RMII マスタ (10BaseTe) 35 48 mA
RMII スレーブ (100BaseTx) 44 55 mA
RMII スレーブ (10BaseTe) 35 48 mA
I (VDDIO = 3.3V) MII (100BaseTx) 10 15 mA
MII (10BaseTe) 5 12 mA
RMII マスタ (100BaseTx) 11 15 mA
RMII マスタ (10BaseTe) 9 12 mA
RMII スレーブ (100BaseTx) 8 12 mA
RMII スレーブ (10BaseTe) 5 10 mA
I (VDDIO = 1.8V) MII (100BaseTx) 6 9 mA
MII (10BaseTe) 2 6 mA
RMII マスタ (100BaseTx) 6 9 mA
RMII マスタ (10BaseTe) 5 7 mA
RMII スレーブ (100BaseTx) 4 8 mA
RMII スレーブ (10BaseTe) 2 6 mA
消費電力 (低消費電力モード)
I (AVDD3V3 = 3.3V) 100 BaseTx EEE モード EEE モードの 100 BaseTx リンク (LPI オン) 15 mA
IEEE パワーダウン 11 mA
アクティブ・スリープ 18 mA
RESET 12.5 mA
I (VDDIO = 3.3V) 100 BaseTx EEE モード EEE モードの 100 BaseTx リンク (LPI オン) 6 mA
I (VDDIO = 3.3V) IEEE パワーダウン 10.5 mA
I (VDDIO = 3.3V) アクティブ・スリープ 10.5 mA
I (VDDIO = 3.3V) RESET 10.5 mA
I (VDDIO = 1.8V) 100 BaseTx EEE モード EEE モードの 100 BaseTx リンク (LPI オン) 4 mA
I (VDDIO = 1.8V) IEEE パワーダウン 5.5 mA
I (VDDIO = 1.8V) アクティブ・スリープ 5.5 mA
I (VDDIO = 1.8V) RESET 5.5 mA
ブートストラップ DC 特性 (2 レベル)
VIH_3v3 High レベルのブートストラップ・スレッショルド：3V3 1.3 V
VIL_3v3 Low レベルのブートストラップ・スレッショルド：3V3 0.6 V
VIH_1v8 High レベルのブートストラップ・スレッショルド：1V8 1.3 V
VIL_1v8 Low レベルのブートストラップ・スレッショルド：1V8 0.6 V
水晶発振器
負荷容量 15 30 pF
IO
3V3 High レベル入力電圧 VDDIO = 3.3V ±10% 1.7 V
Low レベル入力電圧 VDDIO = 3.3V ±10% 0.8 V
High レベル出力電圧 IOH = -2mA、VDDIO = 3.3V ±10% 2.4 V
Low レベル出力電圧 IOL = 2mA、VDDIO = 3.3V ±10% 0.8 V
1V8 High レベル入力電圧 VDDIO = 1.8V ±10% 0.65 x VDDIO  V
Low レベル入力電圧 VDDIO = 1.8V ±10% 0.35 x VDDIO  V
High レベル出力電圧 IOH = -2mA、VDDIO = 1.8V ±10% VDDIO -
0.45		 V
Low レベル出力電圧 IOL = 2mA、VDDIO = 1.8V ±10% 0.45 V
Iih (VIN = VCC) TA = -40℃～85℃、VIN = VDDIO  15 μA
Iih (VIN = VCC) TA = -40℃～105℃、VIN = VDDIO  25  μA
Iil (VIN = GND) TA = -40℃～85℃、VIN = GND  15 μA
Iil (VIN = GND) TA = -40℃～105℃、VIN = GND  25  μA
Iozh トライステート出力 High 電流 (-40～85℃) -15  15 μA
Iozh トライステート出力 High 電流 (-40～105℃) -25  25  μA
Iozl トライステート出力 Low 電流 (-40～85℃) -15 15 μA
Iozl トライステート出力 Low 電流 (-40～105℃) -25 25 μA
プルダウン抵抗値 内蔵プルダウン抵抗 7.5 10 12.5 kΩ
プルアップ抵抗値 内蔵プルアップ抵抗 7.5 10 12.5 kΩ
CIN XI の入力容量 1 pF
CIN 入力ピンの入力容量 5 pF
COUT XO の出力容量 入力ピンの入力容量 1 pF
COUT 出力ピンの出力容量 XO の出力容量 5 pF
XI 入力発振器クロックのコモンモード (VDDIO 1V8) 0.9 V
XI 入力発振器クロックのコモンモード (VDDIO 3V3) 1.65 V
Rseries 内蔵 MAC 直列終端抵抗 RX_D[3:0]、RX_ER、RX_DV、RX_CLK、TX_CLK 50 Ω
(1) 製造試験、特性評価、設計によって保証されています。
(2) レジスタ 0x030E に 0x4A40 を書き込む必要があります。