JAJSD42B February   2017  – December 2017 DRV8320 , DRV8320R , DRV8323 , DRV8323R

PRODUCTION DATA.  

  1. 1 特長
  2. 2 アプリケーション
  3. 3 概要
    1.     概略回路図
  4. 4 改訂履歴
  5. 5 概要（続き）
  6. 6 デバイス比較表
  7. 7 ピン構成および機能
    1.     ピン機能rep%#8212;32ピンDRV8320デバイス
    2.     ピン機能rep%#8212;40ピンDRV8320Rデバイス
    3.     ピン機能rep%#8212;40ピンDRV8323デバイス
    4.     ピン機能rep%#8212;48ピンDRV8323Rデバイス
  8. 8 仕様
    1. 8.1 絶対最大定格
    2. 8.2 ESD定格
    3. 8.3 推奨動作条件
    4. 8.4 熱特性
    5. 8.5 電気的特性
    6. 8.6 SPIのタイミング要件
    7. 8.7 代表的特性
  9. 9 詳細説明
    1. 9.1 概要
    2. 9.2 機能ブロック図
    3. 9.3 機能説明
      1. 9.3.1 3相スマート・ゲート・ドライバ
        1. 9.3.1.1 PWM制御モード
          1. 9.3.1.1.1 6x PWMモード（PWM_MODE = 00bまたはMODEピンをAGNDに接続）
          2. 9.3.1.1.2 3x PWMモード（PWM_MODE = 01bまたはMODEピンを47kΩの抵抗を介してAGNDに接続）
          3. 9.3.1.1.3 1x PWMモード（PWM_MODE = 10bまたはMODEピン = Hi-Z）
          4. 9.3.1.1.4 独立PWMモード（PWM_MODE = 11bまたはMODEピンをDVDDに接続）
        2. 9.3.1.2 デバイス・インターフェイス・モード
          1. 9.3.1.2.1 シリアル・ペリフェラル・インターフェイス（SPI）
          2. 9.3.1.2.2 ハードウェア・インターフェイス
        3. 9.3.1.3 ゲート・ドライバ電源電圧
        4. 9.3.1.4 スマート・ゲート・ドライブ・アーキテクチャ
          1. 9.3.1.4.1 IDRIVE：MOSFETスルー・レート制御
          2. 9.3.1.4.2 TDRIVE：MOSFETゲート駆動制御
          3. 9.3.1.4.3 伝搬遅延
          4. 9.3.1.4.4 MOSFET VDS監視
          5. 9.3.1.4.5 VDRAINセンス・ピン
      2. 9.3.2 DVDDリニア電圧レギュレータ
      3. 9.3.3 ピン配置
      4. 9.3.4 ローサイド電流センス・アンプ（DRV8323とDRV8323Rのみ）
        1. 9.3.4.1 双方向電流センスの動作
        2. 9.3.4.2 単方向電流センスの動作（SPIのみ）
        3. 9.3.4.3 自動オフセット較正
        4. 9.3.4.4 MOSFET VDSセンス・モード（SPIのみ）
      5. 9.3.5 降圧型レギュレータ
        1. 9.3.5.1 固定周波数PWM制御
        2. 9.3.5.2 ブートストラップ電圧（CB）
        3. 9.3.5.3 出力電圧設定
        4. 9.3.5.4 nSHDNおよびVIN低電圧誤動作防止のイネーブル
        5. 9.3.5.5 電流制限
        6. 9.3.5.6 過電圧過渡保護
        7. 9.3.5.7 サーマル・シャットダウン
      6. 9.3.6 ゲート・ドライバ保護回路
        1. 9.3.6.1 VM電源の低電圧誤動作防止（UVLO）
        2. 9.3.6.2 VCPチャージ・ポンプの低電圧誤動作防止（CPUV）
        3. 9.3.6.3 MOSFET VDS過電流保護（VDS_OCP）
          1. 9.3.6.3.1 VDSラッチ・シャットダウン（OCP_MODE = 00b）
          2. 9.3.6.3.2 VDS自動リトライ（OCP_MODE = 01b）
          3. 9.3.6.3.3 VDS通知のみ（OCP_MODE = 10b）
          4. 9.3.6.3.4 VDSディスエーブル（OCP_MODE = 11b）
        4. 9.3.6.4 VSENSE過電流保護（SEN_OCP）
          1. 9.3.6.4.1 VSENSEラッチ・シャットダウン（OCP_MODE = 00b）
          2. 9.3.6.4.2 VSENSE自動リトライ（OCP_MODE = 01b）
          3. 9.3.6.4.3 VSENSE通知のみ（OCP_MODE = 10b）
          4. 9.3.6.4.4 VSENSEディスエーブル（OCP_MODE = 11bまたはDIS_SEN = 1b）
        5. 9.3.6.5 ゲート・ドライバ障害（GDF）
        6. 9.3.6.6 過熱警告（OTW）
        7. 9.3.6.7 サーマル・シャットダウン（OTSD）
    4. 9.4 デバイスの機能モード
      1. 9.4.1 ゲート・ドライバの機能モード
        1. 9.4.1.1 スリープ・モード
        2. 9.4.1.2 動作モード
        3. 9.4.1.3 障害リセット（CLR_FLTまたはENABLEリセット・パルス）
      2. 9.4.2 降圧レギュレータの機能モード
        1. 9.4.2.1 連続導通モード（CCM）
        2. 9.4.2.2 Eco-mode制御方式
    5. 9.5 プログラミング
      1. 9.5.1 SPI通信
        1. 9.5.1.1 SPI
          1. 9.5.1.1.1 SPIフォーマット
    6. 9.6 レジスタ・マップ
      1. Table 1. DRV832xSおよびDRV832xRSのレジスタ・マップ
      2. 9.6.1    ステータス・レジスタ
        1. 9.6.1.1 障害ステータス・レジスタ1（アドレス = 0x00）
          1. Table 11. 障害ステータス・レジスタ1のフィールド説明
        2. 9.6.1.2 障害ステータス・レジスタ2（アドレス = 0x01）
          1. Table 12. 障害ステータス・レジスタ2のフィールド説明
      3. 9.6.2    制御レジスタ
        1. 9.6.2.1 ドライバ制御レジスタ（アドレス = 0x02）
          1. Table 14. ドライバ制御のフィールド説明
        2. 9.6.2.2 ゲート駆動HSレジスタ（アドレス = 0x03）
          1. Table 15. ゲート駆動HSのフィールド説明
        3. 9.6.2.3 ゲート駆動LSレジスタ（アドレス = 0x04）
          1. Table 16. ゲート駆動LSレジスタのフィールド説明
        4. 9.6.2.4 OCP制御レジスタ（アドレス = 0x05）
          1. Table 17. OCP制御のフィールド説明
        5. 9.6.2.5 CSA制御レジスタ（DRV8323xのみ）（アドレス = 0x06）
          1. Table 18. CSA制御のフィールド説明
  10. 10アプリケーションと実装
    1. 10.1 アプリケーション情報
    2. 10.2 代表的なアプリケーション
      1. 10.2.1 主要アプリケーション
        1. 10.2.1.1 設計要件
        2. 10.2.1.2 詳細な設計手順
          1. 10.2.1.2.1 外部MOSFETのサポート
            1. 10.2.1.2.1.1 例
          2. 10.2.1.2.2 IDRIVEの設定
            1. 10.2.1.2.2.1 例
          3. 10.2.1.2.3 VDS過電流監視の設定
            1. 10.2.1.2.3.1 例
          4. 10.2.1.2.4 センス・アンプの双方向設定（DRV8323およびDRV8323R）
            1. 10.2.1.2.4.1 例
          5. 10.2.1.2.5 降圧レギュレータの設定（DRV8320RおよびDRV8323R）
        3. 10.2.1.3 アプリケーション曲線
      2. 10.2.2 代替アプリケーション
        1. 10.2.2.1 設計要件
        2. 10.2.2.2 詳細な設計手順
          1. 10.2.2.2.1 センス・アンプの単方向設定
            1. 10.2.2.2.1.1 例
  11. 11電源に関する推奨事項
    1. 11.1 バルク容量の決定
  12. 12レイアウト
    1. 12.1 レイアウトのガイドライン
      1. 12.1.1 降圧レギュレータのレイアウトのガイドライン
    2. 12.2 レイアウト例
  13. 13デバイスおよびドキュメントのサポート
    1. 13.1 デバイス・サポート
      1. 13.1.1 デバイスの項目表記
    2. 13.2 ドキュメントのサポート
      1. 13.2.1 関連資料
    3. 13.3 関連リンク
    4. 13.4 ドキュメントの更新通知を受け取る方法
    5. 13.5 コミュニティ・リソース
    6. 13.6 商標
    7. 13.7 静電気放電に関する注意事項
    8. 13.8 Glossary
  14. 14メカニカル、パッケージ、および注文情報

パッケージ・オプション

メカニカル・データ（パッケージ｜ピン）
サーマルパッド・メカニカル・データ
発注情報

9.6 レジスタ・マップ

このセクションは、DRV832x SPIデバイスにのみ適用されます。

NOTE

Reservedと示されたレジスタや、レジスタ・マップ（Table 1）に示されていないアドレスは変更しないでください。そのようなレジスタに書き込みを行うと、予期しない動作が生じる場合があります。すべてのReservedビットのデフォルト値は0です。マスタ・コントローラからの誤ったSPI書き込みを防ぐには、LOCKビットを設定してSPIレジスタをロックしてください。

Table 1. DRV832xSおよびDRV832xRSのレジスタ・マップ

Name 10 9 8 7 6 5 4 3 2 1 0 Type Address
DRV8320S and DRV8320RS
Fault Status 1 FAULT VDS_OCP GDF UVLO OTSD VDS_HA VDS_LA VDS_HB VDS_LB VDS_HC VDS_LC R 0h
VGS Status 2 SA_OC SB_OC SC_OC OTW CPUV VGS_HA VGS_LA VGS_HB VGS_LB VGS_HC VGS_LC R 1h
Driver Control Reserved DIS_CPUV DIS_GDF OTW_REP PWM_MODE 1PWM_COM 1PWM_DIR COAST BRAKE CLR_FLT RW 2h
Gate Drive HS LOCK IDRIVEP_HS IDRIVEN_HS RW 3h
Gate Drive LS CBC TDRIVE IDRIVEP_LS IDRIVEN_LS RW 4h
OCP Control TRETRY DEAD_TIME OCP_MODE OCP_DEG VDS_LVL RW 5h
Reserved Reserved RW 6h
Reserved Reserved RW 7h
DRV8323S and DRV8323RS
Fault Status 1 FAULT VDS_OCP GDF UVLO OTSD VDS_HA VDS_LA VDS_HB VDS_LB VDS_HC VDS_LC R 0h
VGS Status 2 SA_OC SB_OC SC_OC OTW CPUV VGS_HA VGS_LA VGS_HB VGS_LB VGS_HC VGS_LC R 1h
Driver Control Reserved DIS_CPUV DIS_GDF OTW_REP PWM_MODE 1PWM_COM 1PWM_DIR COAST BRAKE CLR_FLT RW 2h
Gate Drive HS LOCK IDRIVEP_HS IDRIVEN_HS RW 3h
Gate Drive LS CBC TDRIVE IDRIVEP_LS IDRIVEN_LS RW 4h
OCP Control TRETRY DEAD_TIME OCP_MODE OCP_DEG VDS_LVL RW 5h
CSA Control CSA_FET VREF_DIV LS_REF CSA_GAIN DIS_SEN CSA_CAL_A CSA_CAL_B CSA_CAL_C SEN_LVL RW 6h
Reserved Reserved RW 7h