JAJSUD3N December 1995 – April 2024 SN54AHCT138 , SN74AHCT138
PRODUCTION DATA
デバイスごとのパッケージ図は、PDF版データシートをご参照ください。
高速イネーブル回路を利用した高速メモリと組み合わせた場合、このデコーダの遅延時間とメモリのイネーブル時間は、通例、メモリの標準的なアクセス時間を下回ります。すなわち、このデコーダによる実質的なシステム遅延時間は無視できるということです。
2 進数のセレクト入力および 3 つのイネーブル入力の条件に応じて、8 つの出力ラインのいずれかを選択します。2 つのアクティブ Low イネーブル入力と 1 つのアクティブ High イネーブル入力があるので、拡張時に外部ゲートまたはインバータが不要になります。24 ラインのデコーダは、外部インバータを使わずに実装でき、32 ラインのデコーダを実装するのも、1 つのインバータで済みます。イネーブル入力は、多重分離用途のデータ入力として使用できます。