JAJSQG1R December   1995  – October 2023 SN54AHCT74 , SN74AHCT74

PRODMIX  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 概要
  5. 4 改訂履歴
  6. 5 ピン構成および機能
  7. 6 仕様
    1. 6.1  絶対最大定格
    2. 6.2  ESD 定格
    3. 6.3  推奨動作条件
    4. 6.4  熱に関する情報
    5. 6.5  電気的特性
    6. 6.6  タイミング要件
    7. 6.7  スイッチング特性
    8. 6.8  ノイズ特性
    9. 6.9  動作特性
    10. 6.10 代表的特性
  8. 7 パラメータ測定情報
  9. 8 詳細説明
    1. 8.1 概要
    2. 8.2 機能ブロック図
    3. 8.3 機能説明
      1. 8.3.1 TTL 互換 CMOS 入力
      2. 8.3.2 平衡化された CMOS プッシュプル出力
      3. 8.3.3 クランプ・ダイオード構造
    4. 8.4 デバイスの機能モード
  10. 9 アプリケーションと実装
    1. 9.1 アプリケーション情報
    2. 9.2 代表的なアプリケーション
      1. 9.2.1 設計要件
        1. 9.2.1.1 入力に関する考慮事項
        2. 9.2.1.2 出力に関する考慮事項
        3. 9.2.1.3 電源に関する考慮事項
      2. 9.2.2 詳細な設計手順
      3. 9.2.3 アプリケーション曲線
    3. 9.3 電源に関する推奨事項
    4. 9.4 レイアウト
      1. 9.4.1 レイアウトのガイドライン
        1. 9.4.1.1 レイアウト例
  11. 10デバイスおよびドキュメントのサポート
    1. 10.1 ドキュメントの更新通知を受け取る方法
    2. 10.2 サポート・リソース
    3. 10.3 商標
    4. 10.4 静電気放電に関する注意事項
    5. 10.5 用語集
  12. 11メカニカル、パッケージ、および注文情報

パッケージ・オプション

デバイスごとのパッケージ図は、PDF版データシートをご参照ください。

メカニカル・データ（パッケージ｜ピン）
  • D|14
  • RGY|14
  • PW|14
  • DB|14
  • DGV|14
  • BQA|14
  • N|14
  • NS|14
サーマルパッド・メカニカル・データ
発注情報

9.2.2 詳細な設計手順

  1. VCC から GND の間にデカップリング・コンデンサを追加します。このコンデンサは、物理的にデバイスの近く、かつ VCC ピンと GND ピンの両方に電気的に近づけて配置する必要があります。レイアウト例を「レイアウト」セクションに示します。
  2. 出力の容量性負荷が 50pF 以下であることを確認します。これは厳密な制限ではありませんが、設計上、性能が最適化されます。これは、SNx4AHCT74 から 1 つ以上の受信デバイスへのトレースを短い適切なサイズにすることで実現できます。
  3. 出力の抵抗性負荷を (VCC / IO(max)) Ω より大きくします。これを行うと、「絶対最大定格」の最大出力電流に違反するのを防ぐことができます。 ほとんどの CMOS 入力には抵抗性負荷 (測定単位は MΩ) があります。これは、前述の計算された最小値よりもはるかに大きな値になります。
  4. 熱の問題がロジック・ゲートで懸念されることはほとんどありませんが、消費電力と温度上昇は、アプリケーション・レポート『CMOS 消費電力と Cpd の計算』に記載された手順を使って計算できます。