JAJSKB0Q November   2003  – March 2024 SN74AUP1G08

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 概要
  5. 4 ピン構成および機能
  6. 5 仕様
    1. 5.1  絶対最大定格
    2. 5.2  ESD 定格
    3. 5.3  推奨動作条件
    4. 5.4  熱に関する情報
    5. 5.5  電気的特性
    6. 5.6  スイッチング特性、CL = 5pF
    7. 5.7  スイッチング特性、CL = 10pF
    8. 5.8  スイッチング特性、CL = 15pF
    9. 5.9  スイッチング特性、CL = 30pF
    10. 5.10 動作特性
    11. 5.11 代表的特性
  7. 6 パラメータ測定情報
    1. 6.1 伝搬遅延、セットアップ時間とホールド時間、パルス幅
    2. 6.2 イネーブルおよびディセーブル時間
  8. 7 詳細説明
    1. 7.1 概要
    2. 7.2 機能ブロック図
    3. 7.3 機能説明
    4. 7.4 デバイスの機能モード
  9. 8 アプリケーションと実装
    1. 8.1 アプリケーション情報
    2. 8.2 代表的なアプリケーション
      1. 8.2.1 設計要件
      2. 8.2.2 詳細な設計手順
      3. 8.2.3 アプリケーション曲線
  10. 9 電源に関する推奨事項
  11. 10レイアウト
    1. 10.1 レイアウトのガイドライン
    2. 10.2 レイアウト例
  12. 11デバイスおよびドキュメントのサポート
    1. 11.1 ドキュメントの更新通知を受け取る方法
    2. 11.2 サポート・リソース
    3. 11.3 商標
    4. 11.4 静電気放電に関する注意事項
    5. 11.5 用語集
  13. 12改訂履歴
  14. 13メカニカル、パッケージ、および注文情報

パッケージ・オプション

デバイスごとのパッケージ図は、PDF版データシートをご参照ください。

メカニカル・データ（パッケージ｜ピン）
  • DPW|5
  • DBV|5
  • DSF|6
  • DCK|5
  • YFP|6
  • DRL|5
  • YZP|5
  • DRY|6
サーマルパッド・メカニカル・データ
発注情報

7.1 概要

このシングル 2 入力正論理 AND ゲートは 0.8V～3.6V の VCC 動作用に設計されており、ブール関数 SN74AUP1G08 を正論理で実行します。

AUP ファミリのデバイスは、静止時消費電力が 1μA 未満で、超小型の DPW パッケージで提供されます。DPW パッケージ テクノロジーは、IC パッケージングにおける大きなブレークスルーです。フットプリントが 0.64mm2 と超小型であり、従来の製造に適した 0.5mm のリード ピッチを保持しながら、その他のパッケージ オプションに比べて基板面積を大幅に節約できます。

このデバイスは、Ioff を使用する部分的パワーダウン アプリケーション用の動作が完全に規定されています。Ioff 回路で出力をディセーブルすることにより、電源投入時にデバイスに電流が逆流して損傷するのを回避できます。Ioff 機能により、活線挿入も可能になります。