JAJSQQ6E july   2003  – july 2023 SN74LV11A-Q1

PRODMIX  

  1.   1
  2. 1特長
  3. 2概要
  4. 3Revision History
  5. 4Pin Configuration and Functions
  6. 5Specifications
    1. 5.1  Absolute Maximum Ratings
    2. 5.2  ESD Ratings
    3. 5.3  Recommended Operating Conditions
    4. 5.4  Thermal Information
    5. 5.5  Electrical Characteristics
    6. 5.6  Switching Characteristics, VCC = 2.5 V ± 0.2 V
    7. 5.7  Switching Characteristics, VCC = 3.3 V ± 0.3 V
    8. 5.8  Switching Characteristics, VCC = 5 V ± 0.5 V
    9. 5.9  Noise Characteristics
    10. 5.10 Operating Characteristics
  7. 6Parameter Measurement Information
  8. 7Detailed Description
    1. 7.1 Overview
    2. 7.2 Functional Block Diagram
    3. 7.3 Device Functional Modes
  9. 8Device and Documentation Support
    1. 8.1 Documentation Support (Analog)
      1. 8.1.1 Related Documentation
    2. 8.2 ドキュメントの更新通知を受け取る方法
    3. 8.3 サポート・リソース
    4. 8.4 Trademarks
    5. 8.5 静電気放電に関する注意事項
    6. 8.6 用語集
  10. 9Mechanical, Packaging, and Orderable Information

パッケージ・オプション

メカニカル・データ（パッケージ｜ピン）
サーマルパッド・メカニカル・データ
発注情報

2 概要

これらのトリプル 3 入力正論理 AND ゲートは、2V～5.5V VCC 動作用に設計されています。

SN74LV11A-Q1 デバイスは、ブール関数 Y = A • B • C または Y = A + B + C を正論理で実行します。

これらのデバイスは、Ioff を使用する部分的パワーダウン・アプリケーション用の動作が完全に規定されています。Ioff 回路が出力をディセーブルにするため、電源切断時にデバイスに電流が逆流して損傷に至ることを回避できます。

パッケージ情報
部品番号 パッケージ 1 パッケージ・サイズ 2
SN74LV11A-Q1 PW (TSSOP、14) 5.00mm × 6.4mm
(1) 利用可能なすべてのパッケージについては、データシートの末尾にある注文情報を参照してください。
(2) パッケージ・サイズ (長さ × 幅) は公称値であり、該当する場合はピンも含まれます。
GUID-5E364191-A8F0-4A3C-9980-92BA8AA01A8D-low.gif概略回路図