JAJSQX3 August   2023 SN74LV8T165-Q1

ADVANCE INFORMATION  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 概要
  5. 4 改訂履歴
  6. 5 ピン構成と機能
  7. 6 仕様
    1. 6.1 絶対最大定格
    2. 6.2 ESD 定格
    3. 6.3 推奨動作条件
    4. 6.4 熱に関する情報
    5. 6.5 電気的特性
    6. 6.6 タイミング特性
    7. 6.7 スイッチング特性
    8. 6.8 標準的特性
  8. 7 パラメータ測定情報
  9. 8 詳細説明
    1. 8.1 概要
    2. 8.2 機能ブロック図
    3. 8.3 機能説明
      1. 8.3.1 LVxT 拡張入力電圧
        1. 8.3.1.1 降圧変換
        2. 8.3.1.2 昇圧変換
      2. 8.3.2 平衡な CMOS プッシュプル出力
      3. 8.3.3 既知のパワーアップ状態でのラッチ論理
      4. 8.3.4 クランプ・ダイオード構造
    4. 8.4 デバイスの機能モード
  10. 9 アプリケーションと実装
    1. 9.1 アプリケーション情報
    2. 9.2 代表的なアプリケーション
      1. 9.2.1 設計要件
        1. 9.2.1.1 電源に関する検討事項
        2. 9.2.1.2 入力に関する検討事項
        3. 9.2.1.3 出力に関する検討事項
      2. 9.2.2 詳細な設計手順
      3. 9.2.3 アプリケーション曲線
    3. 9.3 電源に関する推奨事項
    4. 9.4 レイアウト
      1. 9.4.1 レイアウトのガイドライン
      2. 9.4.2 レイアウト例
  11. 10デバイスおよびドキュメントのサポート
    1. 10.1 ドキュメントのサポート
      1. 10.1.1 関連資料
    2. 10.2 ドキュメントの更新通知を受け取る方法
    3. 10.3 サポート・リソース
    4. 10.4 商標
    5. 10.5 静電気放電に関する注意事項
    6. 10.6 用語集
  12. 11メカニカル、パッケージ、および注文情報
    1. 11.1 テープおよびリール情報
    2. 11.2 メカニカル・データ

パッケージ・オプション

デバイスごとのパッケージ図は、PDF版データシートをご参照ください。

メカニカル・データ（パッケージ｜ピン）
  • PW|16
  • BQB|16
サーマルパッド・メカニカル・データ
発注情報

8.3.3 既知のパワーアップ状態でのラッチ論理

このデバイスには、ラッチ論理回路が内蔵されています。ラッチ回路には一般に D タイプ・ラッチと D タイプ・フリップ・フロップが含まれていますが、揮発性メモリとして機能するすべての論理回路が含まれています。

標準的な論理デバイスでは、電源を最初に印加した後、各ラッチ回路の出力状態は不明ですが、このデバイスには起動状態がわかるように回路が追加されています。この回路では 、ランプする前に電源が完全にオフ (VCC = 0V) であり、デバイスのパワーアップ・ランプ・レートが「推奨動作条件」表に記載されている最小値を上回っている必要があります。 電源が完全に放電されない、または電源ランプ・レートが遅すぎると、内部ラッチ回路の状態が不明になる可能性があります。

各ラッチ論理回路の出力状態は、「推奨動作条件」表に規定された電源電圧範囲内でデバイスに電力が供給されている限り、安定した状態を保ちます。