JAJSIQ6C June   2020  – February 2021 UCC21540-Q1

PRODUCTION DATA  

  1. 1 特長
  2. 2 アプリケーション
  3. 3 概要
  4. 4 改訂履歴
  5. 5 デバイス比較表
  6. 6 ピン構成および機能
    1.     UCC21540-Q1 のピン機能
  7. 7 仕様
    1. 7.1  絶対最大定格
    2. 7.2  ESD 定格
    3. 7.3  推奨動作条件
    4. 7.4  熱に関する情報
    5. 7.5  電力定格
    6. 7.6  絶縁仕様
    7. 7.7  安全関連認証
    8. 7.8  安全限界値
    9. 7.9  電気的特性
    10. 7.10 スイッチング特性
    11. 7.11 絶縁特性曲線
    12. 7.12 代表的特性
  8. 8 パラメータ測定情報
    1. 8.1 最小パルス
    2. 8.2 伝搬遅延とパルス幅歪み
    3. 8.3 立ち上がりおよび立ち下がり時間
    4. 8.4 入力とディスエーブルの応答時間
    5. 8.5 プログラム可能なデッド・タイム
    6. 8.6 電源オン時の UVLO 出力遅延
    7. 8.7 CMTI テスト
  9. 9 詳細説明
    1. 9.1 概要
    2. 9.2 機能ブロック図
    3. 9.3 機能説明
      1. 9.3.1 VDD、VCCI、低電圧誤動作防止 (UVLO)
      2. 9.3.2 入力および出力論理表
      3. 9.3.3 入力段
      4. 9.3.4 出力段
      5. 9.3.5 UCC21540-Q1 のダイオード構造
    4. 9.4 デバイスの機能モード
      1. 9.4.1 ディスエーブル・ピン
      2. 9.4.2 プログラマブル・デッド・タイム (DT) ピン
        1. 9.4.2.1 DT ピンを VCCI に接続
        2. 9.4.2.2 DT ピンと GND ピンの間に設定抵抗を接続
  10. 10アプリケーションと実装
    1. 10.1 アプリケーション情報
    2. 10.2 代表的なアプリケーション
      1. 10.2.1 設計要件
      2. 10.2.2 詳細な設計手順
        1. 10.2.2.1 INA/INB 入力フィルタの設計
        2. 10.2.2.2 デッド・タイム抵抗およびコンデンサの選択
        3. 10.2.2.3 外部ブートストラップ・ダイオードとその直列抵抗の選択
        4. 10.2.2.4 ゲート・ドライバの出力抵抗
        5. 10.2.2.5 ゲート - ソース間抵抗の選択
        6. 10.2.2.6 ゲート・ドライバの電力損失の推定
        7. 10.2.2.7 接合部温度の推定
        8. 10.2.2.8 VCCI、VDDA/B コンデンサの選択
          1. 10.2.2.8.1 VCCI コンデンサの選択
          2. 10.2.2.8.2 VDDA (ブートストラップ) コンデンサの選択
          3. 10.2.2.8.3 VDDB コンデンサの選択
        9. 10.2.2.9 出力段の負バイアスを使う応用回路
      3. 10.2.3 アプリケーション曲線
  11. 11電源に関する推奨事項
  12. 12レイアウト
    1. 12.1 レイアウトのガイドライン
      1. 12.1.1 部品の配置に関する注意事項
      2. 12.1.2 接地に関する注意事項
      3. 12.1.3 高電圧に関する注意事項
      4. 12.1.4 熱に関する注意事項
    2. 12.2 レイアウト例
  13. 13デバイスおよびドキュメントのサポート
    1. 13.1 ドキュメントのサポート
      1. 13.1.1 関連資料
    2. 13.2 ドキュメントの更新通知を受け取る方法
    3. 13.3 サポート・リソース
    4. 13.4 商標
    5. 13.5 静電気放電に関する注意事項
    6. 13.6 用語集
  14. 14メカニカル、パッケージ、および注文情報

パッケージ・オプション

メカニカル・データ（パッケージ｜ピン）
サーマルパッド・メカニカル・データ
発注情報

10.2.2.4 ゲート・ドライバの出力抵抗

外部ゲート・ドライバ抵抗 RON/ROFF は以下の目的に使われます。

  • 寄生インダクタンス / 容量に起因するリンギングの制限
  • 高電圧 / 電流スイッチングの dv/dt、di/dt、ボディ・ダイオードの逆方向回復に起因するリンギングの制限
  • ゲート駆動強度 (すなわちピーク・シンクおよびソース電流) の微調整によるスイッチング損失の最適化
  • 電磁干渉 (EMI) の低減

Topic Link Label9.3.4 で述べたように、UCC21540-Q1 は P チャネル MOSFET と追加のプルアップ N チャネル MOSFET を並列にしたプルアップ構造を備えています。これらを合わせたピーク・ソース電流は 4A です。その結果、ピーク・ソース電流は以下の式で予測できます。

Equation3. GUID-6877A8CE-DBF8-447F-B30C-D314BC913257-low.gif
Equation4. GUID-19A37802-CEAA-453E-BAC2-C14F090F2395-low.gif

ここで

  • RON：外部ターンオン抵抗。
  • RGFET_INT：パワー・トランジスタの内部ゲート抵抗 (パワー・トランジスタのデータシートを参照)
  • IO+ = ピーク・ソース電流 – 4A (ゲート・ドライバ・ピーク・ソース電流) とゲート駆動ループ抵抗に基づく計算値のうちの小さい方の値

この例では以下の式で計算されます。

Equation5. GUID-A1AF90AD-4B22-4C9D-B205-D59028C8A41E-low.gif
Equation6. GUID-953675CE-D000-4D09-8307-42A0187F7388-low.gif

その結果、ハイサイドとローサイドのピーク・ソース電流はそれぞれ 2.3A と 2.5A となります。同様に、ピーク・シンク電流は以下の式で計算されます。

Equation7. GUID-5A242C82-AB89-4BC9-B2F5-78C38D5EF85F-low.gif
Equation8. GUID-E57411C7-889C-4D8D-BFA5-77E163D3137B-low.gif

ここで

  • ROFF：外部ターンオフ抵抗 (この例では ROFF = 0)
  • VGDF：ROFF と直列に接続された逆並列ダイオードの順方向電圧降下。この例のダイオードは MSS1P4 です。
  • IO-：ピーク・シンク電流 – 6A (ゲート・ドライバのピーク・シンク電流) とゲート駆動ループ抵抗に基づく計算値のうちの小さい方の値

この例では以下の式で計算されます。

Equation9. GUID-BE1F5611-8D2D-4483-92AB-58C54F48E699-low.gif
Equation10. GUID-31FB1D8C-A897-45F1-ACFC-450E39AE43B3-low.gif

その結果、ハイサイドとローサイドのピーク・シンク電流はそれぞれ 5.0A と 5.4A となります。

推定ピーク電流は PCB レイアウトと負荷容量によっても影響されることに注意します。ゲート・ドライバのループの寄生インダクタンスは、ピーク・ゲート駆動電流を遅れさせ、オーバーシュートとアンダーシュートを発生させる可能性があります。そのため、ゲート・ドライバのループをできるだけ小さくすることを強く推奨します。一方、パワー・トランジスタの負荷容量 (CISS) が非常に小さい (通常 1nF 未満) 場合、ピーク・ソース / シンク電流はループ寄生素子に支配されます。なぜなら、立ち上がりおよび立ち下がり時間が非常に小さく、寄生リンギングの周期に近いためです。

OUTx 電圧がデータシートの絶対最大定格を (過渡を含めて) 下回るように制御しないと、デバイスに永続的な損傷が生じる可能性もあります。ゲートの過剰なリンギングを低減するため、FET のゲートの近くにフェライト・ビーズを使用することを推奨します。オーバーシュート / アンダーシュートが大きい場合、OUTx 電圧を VDDx および VSSx 電圧にクランプするために外部クランプ・ダイオードを追加することもできます。