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ADC12DL080

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デュアルチャネル、12 ビット、80MSPS、600MHz の入力帯域幅、A/D コンバータ (ADC)

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ADC12DL080

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製品詳細

Sample rate (max) (Msps) 80 Resolution (Bits) 12 Number of input channels 2 Interface type Parallel CMOS, TTL Analog input BW (MHz) 600 Features Low Power Rating Catalog Peak-to-peak input voltage range (V) 2 Power consumption (typ) (mW) 447 Architecture Pipeline SNR (dB) 69.3 ENOB (bit) 11 SFDR (dB) 82 Operating temperature range (°C) -40 to 85 Input buffer No
Sample rate (max) (Msps) 80 Resolution (Bits) 12 Number of input channels 2 Interface type Parallel CMOS, TTL Analog input BW (MHz) 600 Features Low Power Rating Catalog Peak-to-peak input voltage range (V) 2 Power consumption (typ) (mW) 447 Architecture Pipeline SNR (dB) 69.3 ENOB (bit) 11 SFDR (dB) 82 Operating temperature range (°C) -40 to 85 Input buffer No
TQFP (PAG) 64 144 mm² 12 x 12
  • Single +3.3V Supply Operation
  • Internal Sample-and-Hold
  • Internal or External Reference
  • Outputs 2.4V to 3.6V Compatible
  • Power Down Mode
  • Duty Cycle Stabilizer
  • Pin Compatible with ADC12DL040, ADC12DL065, ADC12DL066

Key Specifications

  • Resolution: 12 Bits
  • Max Conversion Rate: 80 MSPS
  • DNL: ±0.4 LSB (typ)
  • SNR (fIN=40MHz): 69 dB (typ)
  • SNR (fIN=200MHz): 67 dB(typ)
  • SFDR (fIN=40MHz): 82 dB (typ)
  • SFDR (fIN=200MHz): 81 dB (typ)
  • Power Consumption
    • Operating: 447 mW (typ)
    • Power Down Mode: 50 mW (typ)

All trademarks are the property of their respective owners.

  • Single +3.3V Supply Operation
  • Internal Sample-and-Hold
  • Internal or External Reference
  • Outputs 2.4V to 3.6V Compatible
  • Power Down Mode
  • Duty Cycle Stabilizer
  • Pin Compatible with ADC12DL040, ADC12DL065, ADC12DL066

Key Specifications

  • Resolution: 12 Bits
  • Max Conversion Rate: 80 MSPS
  • DNL: ±0.4 LSB (typ)
  • SNR (fIN=40MHz): 69 dB (typ)
  • SNR (fIN=200MHz): 67 dB(typ)
  • SFDR (fIN=40MHz): 82 dB (typ)
  • SFDR (fIN=200MHz): 81 dB (typ)
  • Power Consumption
    • Operating: 447 mW (typ)
    • Power Down Mode: 50 mW (typ)

All trademarks are the property of their respective owners.

The ADC12DL080 is a dual, low power monolithic CMOS analog-to-digital converter capable of converting analog input signals into 12-bit digital words at 80 Megasamples per second (MSPS). This converter uses a differential, pipeline architecture with digital error correction and an on-chip sample-and-hold circuit to minimize power consumption while providing excellent dynamic performance and a 600 MHz Full Power Bandwidth. Operating on a single +3.3V power supply, the ADC12DL080 achieves 11.0 effective bits at Nyquist and consumes just 447mW at 80 MSPS. The Power Down feature reduces power consumption to 50 mW.

The differential inputs provide a full scale differential input swing equal to 2 times VREF with the possibility of a single-ended input. Full use of the differential input is recommended for optimum performance. Duty cycle stabilization and output data format are selectable. The output data can be set for offset binary or two's complement.

To ease interfacing to lower voltage systems, the digital output driver power pins of the ADC12DL080 can be connected to a separate supply voltage in the range of 2.4V to the analog supply voltage. This device is available in the 64-lead TQFP package and will operate over the industrial temperature range of −40°C to +85°C. An evaluation board is available to ease the evaluation process.

The ADC12DL080 is a dual, low power monolithic CMOS analog-to-digital converter capable of converting analog input signals into 12-bit digital words at 80 Megasamples per second (MSPS). This converter uses a differential, pipeline architecture with digital error correction and an on-chip sample-and-hold circuit to minimize power consumption while providing excellent dynamic performance and a 600 MHz Full Power Bandwidth. Operating on a single +3.3V power supply, the ADC12DL080 achieves 11.0 effective bits at Nyquist and consumes just 447mW at 80 MSPS. The Power Down feature reduces power consumption to 50 mW.

The differential inputs provide a full scale differential input swing equal to 2 times VREF with the possibility of a single-ended input. Full use of the differential input is recommended for optimum performance. Duty cycle stabilization and output data format are selectable. The output data can be set for offset binary or two's complement.

To ease interfacing to lower voltage systems, the digital output driver power pins of the ADC12DL080 can be connected to a separate supply voltage in the range of 2.4V to the analog supply voltage. This device is available in the 64-lead TQFP package and will operate over the industrial temperature range of −40°C to +85°C. An evaluation board is available to ease the evaluation process.
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技術資料

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種類 タイトル 最新の英語版をダウンロード 日付
* データシート ADC12DL080 Dual 12-Bit, 80 MSPS, A/D Converter for IF Sampling データシート (Rev. A) 2013年 4月 19日
アプリケーション・ノート 高性能シグナルパスに最適なアンプ、ADC、およびクロックの選択 英語版 2007年 9月 13日
ホワイト・ペーパー Intermediate Frequency (IF) Sampling Receiver Concepts 2006年 5月 31日

設計と開発

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シミュレーション・ツール

PSPICE-FOR-TI — TI Design / シミュレーション・ツール向け PSpice®

PSpice® for TI は、各種アナログ回路の機能評価に役立つ、設計とシミュレーション向けの環境です。設計とシミュレーションに適したこのフル機能スイートは、Cadence® のアナログ分析エンジンを使用しています。PSpice for TI は無償で使用でき、アナログや電源に関する TI の製品ラインアップを対象とする、業界でも有数の大規模なモデル・ライブラリが付属しているほか、選択された一部のアナログ動作モデルも利用できます。

設計とシミュレーション向けの環境である PSpice for TI (...)
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TQFP (PAG) 64 オプションの表示
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購入と品質

記載されている情報：
  • RoHS
  • REACH
  • デバイスのマーキング
  • リード端子の仕上げ / ボールの原材料
  • MSL 定格 / ピーク リフロー
  • MTBF/FIT 推定値
  • 材質成分
  • 認定試験結果
  • 継続的な信頼性モニタ試験結果
記載されている情報：
  • ファブの拠点
  • 組み立てを実施した拠点

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