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CDC2509B

新規設計での使用を推奨しません

SDRAM アプリケーション向け、1 入力 9 出力、PLL クロック ドライバ

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CDC2509B は新規設計での使用を推奨しません
従来の設計をサポートできるようにこの製品は引き続き生産中ですが、TI はこの製品を新規の設計には推奨しません。以下の代替品のいずれかをご検討ください。
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比較対象デバイスと同等の機能で、ピン互換製品
CDCVF2509 アクティブ DRAM アプリケーション向け、9 出力、3.3V、フェーズ・ロック・ループ・クロック・ドライバ Can achieve better performance

CDC2509B

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製品詳細

Function Zero-delay Output frequency (max) (MHz) 125 Number of outputs 9 Core supply voltage (V) 3.3 Output skew (ps) 250 Operating temperature range (°C) 0 to 70 Rating Catalog
Function Zero-delay Output frequency (max) (MHz) 125 Number of outputs 9 Core supply voltage (V) 3.3 Output skew (ps) 250 Operating temperature range (°C) 0 to 70 Rating Catalog
TSSOP (PW) 24 49.92 mm² 7.8 x 6.4
  • Use CDCVF2509A as a Replacement for this Device
  • Designed to Meet PC SDRAM Registered DIMM Specification
  • Spread Spectrum Clock Compatible
  • Operating Frequency 25 MHz to 125 MHz
  • Phase Error Time Minus Jitter at 66 MHz to 100 MHz Is ±150 ps
  • Jitter (peak - peak) at 66 MHz to 100 MHz Is ±80 ps
  • Jitter (cycle - cycle) at 66 MHz to 100 MHz Is |100 ps|
  • Available in Plastic 24-Pin TSSOP
  • Phase-Lock Loop Clock Distribution for Synchronous DRAM Applications
  • Distributes One Clock Input to One Bank of Five and One Bank of Four Outputs
  • Separate Output Enable for Each Output Bank
  • External Feedback (FBIN) Terminal Is Used to Synchronize the Outputs to the Clock Input
  • On-Chip Series Damping Resistors
  • No External RC Network Required
  • Operates at 3.3 V
  • Use CDCVF2509A as a Replacement for this Device
  • Designed to Meet PC SDRAM Registered DIMM Specification
  • Spread Spectrum Clock Compatible
  • Operating Frequency 25 MHz to 125 MHz
  • Phase Error Time Minus Jitter at 66 MHz to 100 MHz Is ±150 ps
  • Jitter (peak - peak) at 66 MHz to 100 MHz Is ±80 ps
  • Jitter (cycle - cycle) at 66 MHz to 100 MHz Is |100 ps|
  • Available in Plastic 24-Pin TSSOP
  • Phase-Lock Loop Clock Distribution for Synchronous DRAM Applications
  • Distributes One Clock Input to One Bank of Five and One Bank of Four Outputs
  • Separate Output Enable for Each Output Bank
  • External Feedback (FBIN) Terminal Is Used to Synchronize the Outputs to the Clock Input
  • On-Chip Series Damping Resistors
  • No External RC Network Required
  • Operates at 3.3 V

The CDC2509B is a high-performance, low-skew, low-jitter, phase-lock loop (PLL) clock drivers. They use a PLL to precisely align, in both frequency and phase, the feedback (FBOUT) output to the clock (CLK) input signal. They are specifically designed for use with synchronous DRAMs. The CDC2509B operates at 3.3-V VCC. They also provide integrated series-damping resistors that make it ideal for driving point-to-point loads.

One bank of five outputs and one bank of four outputs provide nine low-skew, low-jitter copies of CLK. Output signal duty cycles are adjusted to 50%, independent of the duty cycle at CLK. Each bank of outputs is enabled or disabled separately via the control (1G and 2G) inputs. When the G inputs are high, the outputs switch in phase and frequency with CLK; when the G inputs are low, the outputs are disabled to the logic-low state.

Unlike many products containing PLLs, the CDC2509B does not require external RC networks. The loop filter for the PLL is included on-chip, minimizing component count, board space, and cost.

Because it is based on PLL circuitry, the CDC2509B requires a stabilization time to achieve phase lock of the feedback signal to the reference signal. This stabilization time is required, following power up and application of a fixed-frequency, fixed-phase signal at CLK, and following any changes to the PLL reference or feedback signals. The PLL can be bypassed for test purposes by strapping AVCC to ground.

The CDC2509B is characterized for operation from 0°C to 70°C.

For application information refer to application reports High Speed Distribution Design Techniques for CDC509/516/2509/2510/2516 (literature number SLMA003) and Using CDC2509A/2510A PLL with Spread Spectrum Clocking (SSC) (literature number SCAA039).

The CDC2509B is a high-performance, low-skew, low-jitter, phase-lock loop (PLL) clock drivers. They use a PLL to precisely align, in both frequency and phase, the feedback (FBOUT) output to the clock (CLK) input signal. They are specifically designed for use with synchronous DRAMs. The CDC2509B operates at 3.3-V VCC. They also provide integrated series-damping resistors that make it ideal for driving point-to-point loads.

One bank of five outputs and one bank of four outputs provide nine low-skew, low-jitter copies of CLK. Output signal duty cycles are adjusted to 50%, independent of the duty cycle at CLK. Each bank of outputs is enabled or disabled separately via the control (1G and 2G) inputs. When the G inputs are high, the outputs switch in phase and frequency with CLK; when the G inputs are low, the outputs are disabled to the logic-low state.

Unlike many products containing PLLs, the CDC2509B does not require external RC networks. The loop filter for the PLL is included on-chip, minimizing component count, board space, and cost.

Because it is based on PLL circuitry, the CDC2509B requires a stabilization time to achieve phase lock of the feedback signal to the reference signal. This stabilization time is required, following power up and application of a fixed-frequency, fixed-phase signal at CLK, and following any changes to the PLL reference or feedback signals. The PLL can be bypassed for test purposes by strapping AVCC to ground.

The CDC2509B is characterized for operation from 0°C to 70°C.

For application information refer to application reports High Speed Distribution Design Techniques for CDC509/516/2509/2510/2516 (literature number SLMA003) and Using CDC2509A/2510A PLL with Spread Spectrum Clocking (SSC) (literature number SCAA039).
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技術資料

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* データシート CDC2509B: 3.3-V Phase-Lock-Loop Clock Driver データシート (Rev. C) 2004年 12月 2日

設計と開発

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シミュレーション・ツール

PSPICE-FOR-TI — TI Design / シミュレーション・ツール向け PSpice®

PSpice® for TI は、各種アナログ回路の機能評価に役立つ、設計とシミュレーション向けの環境です。設計とシミュレーションに適したこのフル機能スイートは、Cadence® のアナログ分析エンジンを使用しています。PSpice for TI は無償で使用でき、アナログや電源に関する TI の製品ラインアップを対象とする、業界でも有数の大規模なモデル・ライブラリが付属しているほか、選択された一部のアナログ動作モデルも利用できます。

設計とシミュレーション向けの環境である PSpice for TI (...)
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TI の評価品に関する標準契約約款が適用されます。

購入と品質

記載されている情報：
  • RoHS
  • REACH
  • デバイスのマーキング
  • リード端子の仕上げ / ボールの原材料
  • MSL 定格 / ピーク リフロー
  • MTBF/FIT 推定値
  • 材質成分
  • 認定試験結果
  • 継続的な信頼性モニタ試験結果
記載されている情報：
  • ファブの拠点
  • 組み立てを実施した拠点

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