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SN74SSTU32864

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SSTL_18 入出力に対応、500MHz、25 ビットの構成可能レジスタ内蔵バッファ

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製品詳細

Function Memory interface Output frequency (max) (MHz) 500 Number of outputs 25 Output supply voltage (V) 1.5, 1.8 Core supply voltage (V) 1.5, 1.8 Features DDR2 register Operating temperature range (°C) 0 to 70 Rating Catalog Output type SSTL-18 Input type SSTL-18
Function Memory interface Output frequency (max) (MHz) 500 Number of outputs 25 Output supply voltage (V) 1.5, 1.8 Core supply voltage (V) 1.5, 1.8 Features DDR2 register Operating temperature range (°C) 0 to 70 Rating Catalog Output type SSTL-18 Input type SSTL-18
NFBGA (NMJ) 96 74.25 mm² 13.5 x 5.5
  • Member of the Texas Instruments Widebus+™ Family
  • Pinout Optimizes DDR-II DIMM PCB Layout
  • Configurable as 25-Bit 1:1 or 14-Bit 1:2 Registered Buffer
  • Chip-Select Inputs Gate the Data Outputs from Changing State and Minimizes System Power Consumption
  • Output Edge-Control Circuitry Minimizes Switching Noise in an Unterminated Line
  • Supports SSTL_18 Data Inputs
  • Differential Clock (CLK and CLK\) Inputs
  • Supports LVCMOS Switching Levels on the Control and RESET\ Inputs
  • RESET\ Input Disables Differential Input Receivers, Resets All Registers, and Forces All Outputs Low
  • Latch-Up Performance Exceeds 100 mA Per JESD 78, Class II
  • ESD Protection Exceeds JESD 22
    • 5000-V Human-Body Model (A114-A)
    • 200-V Machine Model (A115-A)
    • 1000-V Charged-Device Model (C101)

Widebus+ is a trademark of Texas Instruments.
  • Member of the Texas Instruments Widebus+™ Family
  • Pinout Optimizes DDR-II DIMM PCB Layout
  • Configurable as 25-Bit 1:1 or 14-Bit 1:2 Registered Buffer
  • Chip-Select Inputs Gate the Data Outputs from Changing State and Minimizes System Power Consumption
  • Output Edge-Control Circuitry Minimizes Switching Noise in an Unterminated Line
  • Supports SSTL_18 Data Inputs
  • Differential Clock (CLK and CLK\) Inputs
  • Supports LVCMOS Switching Levels on the Control and RESET\ Inputs
  • RESET\ Input Disables Differential Input Receivers, Resets All Registers, and Forces All Outputs Low
  • Latch-Up Performance Exceeds 100 mA Per JESD 78, Class II
  • ESD Protection Exceeds JESD 22
    • 5000-V Human-Body Model (A114-A)
    • 200-V Machine Model (A115-A)
    • 1000-V Charged-Device Model (C101)

Widebus+ is a trademark of Texas Instruments.

This 25-bit 1:1 or 14-bit 1:2 configurable registered buffer is designed for 1.7-V to 1.9-V VCC operation. In the 1:1 pinout configuration, only one device per DIMM is required to drive nine SDRAM loads. In the 1:2 pinout configuration, two devices per DIMM are required to drive 18 SDRAM loads.

All inputs are SSTL_18, except the LVCMOS reset (RESET)\ and LVCMOS control (Cn) inputs. All outputs are edge-controlled circuits optimized for unterminated DIMM loads and meet SSTL_18 specifications.

The SN74SSTU32864 operates from a differential clock (CLK and CLK\). Data are registered at the crossing of CLK going high and CLK\ going low.

The C0 input controls the pinout configuration of the 1:2 pinout from register-A configuration (when low) to register-B configuration (when high). The C1 input controls the pinout configuration from 25-bit 1:1 (when low) to 14-bit 1:2 (when high). C0 and C1 should not be switched during normal operation. They should be hard-wired to a valid low or high level to configure the register in the desired mode. In the 25-bit 1:1 pinout configuration, the A6, D6, and H6 terminals are driven low and should not be used.

The device supports low-power standby operation. When RESET\ is low, the differential input receivers are disabled, and undriven (floating) data, clock, and reference voltage (VREF) inputs are allowed. In addition, when RESET\ is low, all registers are reset and all outputs are forced low. The LVCMOS RESET\ and Cn inputs always must be held at a valid logic high or low level.

The two VREF pins (A3 and T3), are connected together internally by approximately 150 . However, it is necessary to connect only one of the two VREF pins to the external VREF power supply. An unused VREF pin should be terminated with a VREF coupling capacitor.

The device also supports low-power active operation by monitoring both system chip select (DCS\ and CSR\) inputs and will gate the Qn outputs from changing states when both DCS\ and CSR\ inputs are high. If either DCS\ or CSR\ input is low, the Qn outputs function normally. The RESET\ input has priority over the DCS\ and CSR\ control and forces the output low. If the DCS\ control functionality is not desired, the CSR\ input can be hard-wired to ground, in which case, the setup-time requirement for DCS\ is the same as for the other D data inputs.

To ensure defined outputs from the register before a stable clock has been supplied, RESET\ must be held in the low state during power up.

This 25-bit 1:1 or 14-bit 1:2 configurable registered buffer is designed for 1.7-V to 1.9-V VCC operation. In the 1:1 pinout configuration, only one device per DIMM is required to drive nine SDRAM loads. In the 1:2 pinout configuration, two devices per DIMM are required to drive 18 SDRAM loads.

All inputs are SSTL_18, except the LVCMOS reset (RESET)\ and LVCMOS control (Cn) inputs. All outputs are edge-controlled circuits optimized for unterminated DIMM loads and meet SSTL_18 specifications.

The SN74SSTU32864 operates from a differential clock (CLK and CLK\). Data are registered at the crossing of CLK going high and CLK\ going low.

The C0 input controls the pinout configuration of the 1:2 pinout from register-A configuration (when low) to register-B configuration (when high). The C1 input controls the pinout configuration from 25-bit 1:1 (when low) to 14-bit 1:2 (when high). C0 and C1 should not be switched during normal operation. They should be hard-wired to a valid low or high level to configure the register in the desired mode. In the 25-bit 1:1 pinout configuration, the A6, D6, and H6 terminals are driven low and should not be used.

The device supports low-power standby operation. When RESET\ is low, the differential input receivers are disabled, and undriven (floating) data, clock, and reference voltage (VREF) inputs are allowed. In addition, when RESET\ is low, all registers are reset and all outputs are forced low. The LVCMOS RESET\ and Cn inputs always must be held at a valid logic high or low level.

The two VREF pins (A3 and T3), are connected together internally by approximately 150 . However, it is necessary to connect only one of the two VREF pins to the external VREF power supply. An unused VREF pin should be terminated with a VREF coupling capacitor.

The device also supports low-power active operation by monitoring both system chip select (DCS\ and CSR\) inputs and will gate the Qn outputs from changing states when both DCS\ and CSR\ inputs are high. If either DCS\ or CSR\ input is low, the Qn outputs function normally. The RESET\ input has priority over the DCS\ and CSR\ control and forces the output low. If the DCS\ control functionality is not desired, the CSR\ input can be hard-wired to ground, in which case, the setup-time requirement for DCS\ is the same as for the other D data inputs.

To ensure defined outputs from the register before a stable clock has been supplied, RESET\ must be held in the low state during power up.
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技術資料

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種類 タイトル 最新の英語版をダウンロード 日付
* データシート SN74SSTU32864 データシート 2003年 3月 20日
* ユーザー・ガイド CTS MicroStar BGA Discontinued and Redesigned 2022年 5月 8日
セレクション・ガイド Logic Guide (Rev. AB) 2017年 6月 12日
アプリケーション・ノート Understanding and Interpreting Standard-Logic Data Sheets (Rev. C) 2015年 12月 2日
セレクション・ガイド ロジック・ガイド (Rev. AA 翻訳版) 最新英語版 (Rev.AB) 2014年 11月 6日
アプリケーション・ノート DDR2 Memory Interface Clocks and Registers - Overview 2009年 3月 25日
ユーザー・ガイド LOGIC Pocket Data Book (Rev. B) 2007年 1月 16日
アプリケーション・ノート Semiconductor Packing Material Electrostatic Discharge (ESD) Protection 2004年 7月 8日
アプリケーション・ノート TI IBIS File Creation, Validation, and Distribution Processes 2002年 8月 29日
ユーザー・ガイド ALVC Advanced Low-Voltage CMOS Including SSTL, HSTL, And ALB (Rev. B) 2002年 8月 1日
アプリケーション・ノート Designing With Logic (Rev. C) 1997年 6月 1日
アプリケーション・ノート Input and Output Characteristics of Digital Integrated Circuits 1996年 10月 1日
アプリケーション・ノート Live Insertion 1996年 10月 1日

設計と開発

その他のアイテムや必要なリソースを参照するには、以下のタイトルをクリックして詳細ページをご覧ください。

シミュレーション・モデル

HSPICE Model of SN74SSTU32864 (Rev. A)

SCEJ146A.ZIP (81 KB) - HSpice Model
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シミュレーション・モデル

SN74SSTU32864 IBIS Model

SCEM343.ZIP (58 KB) - IBIS Model
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シミュレーション・ツール

PSPICE-FOR-TI — TI Design / シミュレーション・ツール向け PSpice®

PSpice® for TI は、各種アナログ回路の機能評価に役立つ、設計とシミュレーション向けの環境です。設計とシミュレーションに適したこのフル機能スイートは、Cadence® のアナログ分析エンジンを使用しています。PSpice for TI は無償で使用でき、アナログや電源に関する TI の製品ラインアップを対象とする、業界でも有数の大規模なモデル・ライブラリが付属しているほか、選択された一部のアナログ動作モデルも利用できます。

設計とシミュレーション向けの環境である PSpice for TI (...)
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NFBGA (NMJ) 96 オプションの表示
TI の評価品に関する標準契約約款が適用されます。

購入と品質

記載されている情報：
  • RoHS
  • REACH
  • デバイスのマーキング
  • リード端子の仕上げ / ボールの原材料
  • MSL 定格 / ピーク リフロー
  • MTBF/FIT 推定値
  • 材質成分
  • 認定試験結果
  • 継続的な信頼性モニタ試験結果
記載されている情報：
  • ファブの拠点
  • 組み立てを実施した拠点

サポートとトレーニング

TI E2E™ フォーラムでは、TI のエンジニアからの技術サポートを提供

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