제품 상세 정보

Sample rate (max) (Msps) 65 Resolution (Bits) 10 Number of input channels 1 Interface type Parallel CMOS, TTL Analog input BW (MHz) 400 Features Low Power Rating Catalog Peak-to-peak input voltage range (V) 2 Power consumption (typ) (mW) 68.4 Architecture Pipeline SNR (dB) 59.6 ENOB (bit) 9.6 SFDR (dB) 80 Operating temperature range (°C) -40 to 85 Input buffer No
Sample rate (max) (Msps) 65 Resolution (Bits) 10 Number of input channels 1 Interface type Parallel CMOS, TTL Analog input BW (MHz) 400 Features Low Power Rating Catalog Peak-to-peak input voltage range (V) 2 Power consumption (typ) (mW) 68.4 Architecture Pipeline SNR (dB) 59.6 ENOB (bit) 9.6 SFDR (dB) 80 Operating temperature range (°C) -40 to 85 Input buffer No
TSSOP (PW) 28 62.08 mm² 9.7 x 6.4
  • Single +3.0V Operation
  • Selectable 2 VP-P, 1.5 VP-P, or 1 VP-P Full-scale Input
  • 400 MHz −3 dB Input Bandwidth
  • Low Power Consumption
  • Standby Mode
  • On-Chip Reference and Sample-and-Hold Amplifier
  • Offset Binary or Two’s Complement Data Format
  • Separate Adjustable Output Driver Supply to Accommodate 2.5V and 3.3V Logic Families
  • 28-pin TSSOP Package

Key Specifications

  • Resolution 10 Bits
  • Conversion Rate 65 MSPS
  • Full Power Bandwidth 400 MHz
  • DNL ±0.3 LSB (typ)
  • SNR (fIN = 11 MHz) 59.6 dB (typ)
  • SFDR (fIN = 11 MHz) −80 dB (typ)
  • Power Consumption, 65 MHz 68.4 mW

All trademarks are the property of their respective owners.

  • Single +3.0V Operation
  • Selectable 2 VP-P, 1.5 VP-P, or 1 VP-P Full-scale Input
  • 400 MHz −3 dB Input Bandwidth
  • Low Power Consumption
  • Standby Mode
  • On-Chip Reference and Sample-and-Hold Amplifier
  • Offset Binary or Two’s Complement Data Format
  • Separate Adjustable Output Driver Supply to Accommodate 2.5V and 3.3V Logic Families
  • 28-pin TSSOP Package

Key Specifications

  • Resolution 10 Bits
  • Conversion Rate 65 MSPS
  • Full Power Bandwidth 400 MHz
  • DNL ±0.3 LSB (typ)
  • SNR (fIN = 11 MHz) 59.6 dB (typ)
  • SFDR (fIN = 11 MHz) −80 dB (typ)
  • Power Consumption, 65 MHz 68.4 mW

All trademarks are the property of their respective owners.

The ADC10065 is a monolithic CMOS analog-to-digital converter capable of converting analog input signals into 10-bit digital words at 65 Megasamples per second (MSPS). This converter uses a differential, pipeline architecture with digital error correction and an on-chip sample-and-hold circuit to provide a complete conversion solution, and to minimize power consumption, while providing excellent dynamic performance. A unique sample-and-hold stage yields a full-power bandwidth of 400 MHz. Operating on a single 3.0V power supply, this device consumes just 68.4 mW at 65 MSPS, including the reference current. The Standby feature reduces power consumption to just 14.1 mW.

The differential inputs provide a full scale selectable input swing of 2.0 VP-P, 1.5 VP-P, 1.0 VP-P, with the possibility of a single-ended input. Full use of the differential input is recommended for optimum performance. An internal +1.2V precision bandgap reference is used to set the ADC full-scale range, and also allows the user to supply a buffered referenced voltage for those applications requiring increased accuracy. The output data format is user choice of offset binary or two’s complement.

This device is available in the 28-lead TSSOP package and will operate over the industrial temperature range of −40°C to +85°C.

The ADC10065 is a monolithic CMOS analog-to-digital converter capable of converting analog input signals into 10-bit digital words at 65 Megasamples per second (MSPS). This converter uses a differential, pipeline architecture with digital error correction and an on-chip sample-and-hold circuit to provide a complete conversion solution, and to minimize power consumption, while providing excellent dynamic performance. A unique sample-and-hold stage yields a full-power bandwidth of 400 MHz. Operating on a single 3.0V power supply, this device consumes just 68.4 mW at 65 MSPS, including the reference current. The Standby feature reduces power consumption to just 14.1 mW.

The differential inputs provide a full scale selectable input swing of 2.0 VP-P, 1.5 VP-P, 1.0 VP-P, with the possibility of a single-ended input. Full use of the differential input is recommended for optimum performance. An internal +1.2V precision bandgap reference is used to set the ADC full-scale range, and also allows the user to supply a buffered referenced voltage for those applications requiring increased accuracy. The output data format is user choice of offset binary or two’s complement.

This device is available in the 28-lead TSSOP package and will operate over the industrial temperature range of −40°C to +85°C.

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기술 문서

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유형 직함 날짜
* Data sheet ADC10065 10-Bit 65 MSPS 3V A/D Converter datasheet (Rev. H) 2013/04/18
User guide ADC10040/65/80 10-Bit, 40/65/80 MSPS, 3 Volt, 55.5/68.5/78.6 mW ADC User Guide 2012/02/20

설계 및 개발

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시뮬레이션 툴

PSPICE-FOR-TI — TI 설계 및 시뮬레이션 툴용 PSpice®

TI용 PSpice®는 아날로그 회로의 기능을 평가하는 데 사용되는 설계 및 시뮬레이션 환경입니다. 완전한 기능을 갖춘 이 설계 및 시뮬레이션 제품군은 Cadence®의 아날로그 분석 엔진을 사용합니다. 무료로 제공되는 TI용 PSpice에는 아날로그 및 전력 포트폴리오뿐 아니라 아날로그 행동 모델에 이르기까지 업계에서 가장 방대한 모델 라이브러리 중 하나가 포함되어 있습니다.

TI 설계 및 시뮬레이션 환경용 PSpice는 기본 제공 라이브러리를 이용해 복잡한 혼합 신호 설계를 시뮬레이션할 수 있습니다. 레이아웃 및 제작에 (...)
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TSSOP (PW) 28 옵션 보기

주문 및 품질

포함된 정보:
  • RoHS
  • REACH
  • 디바이스 마킹
  • 납 마감/볼 재질
  • MSL 등급/피크 리플로우
  • MTBF/FIT 예측
  • 물질 성분
  • 인증 요약
  • 지속적인 신뢰성 모니터링
포함된 정보:
  • 팹 위치
  • 조립 위치

권장 제품에는 본 TI 제품과 관련된 매개 변수, 평가 모듈 또는 레퍼런스 디자인이 있을 수 있습니다.

지원 및 교육

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