DS90CR218A
- 12 to 85 MHz Shift Clock Support
- 50% Duty Cycle on Receiver Output Clock
- Low Power Consumption
- ±1V Common-mode Range (Around +1.2V)
- Narrow Bus Reduces Cable Size and Cost
- Up to 1.785 Gbps Throughput
- Up to 223 Mbytes/sec Bandwidth
- 345 mV (typ) Swing LVDS Devices for Low EMI
- PLL Requires No External Components
- Rising Edge Data Strobe
- Compatible with TIA/EIA-644 LVDS Standard
- Low Profile 48-Lead TSSOP Package
All trademarks are the property of their respective owners.
The DS90CR218A receiver deserializes three input LVDS data streams into 21 bits of CMOS/TTL output data. When operating at the maximum input clock rate of 85 Mhz, the LVDS data is received at 595 Mbps per data channel for a total data throughput of 1.785 Gbit/sec (233 Mbytes/sec).
The narrow bus and LVDS signalling of the DS90CR218A is an ideal means to solve EMI and cable size problems associated with wide, high-speed TTL interfaces.
기술 문서
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모두 보기7 | 유형 | 직함 | 날짜 | ||
|---|---|---|---|---|
| * | Data sheet | DS90CR218A 3.3VRising Edge Data Strobe LVDS 21Bit Chan Link 12MHz to 85MHz datasheet (Rev. D) | 2013/04/22 | |
| Application note | High-Speed Layout Guidelines for Reducing EMI for LVDS SerDes Designs | 2018/11/09 | ||
| Application note | Receiver Skew Margin for Channel Link I and FPD Link I Devices | 2016/01/13 | ||
| Application note | AN-1538 Interfacing Nationals DS90CR218A and LM98714 (Rev. C) | 2013/04/26 | ||
| Design guide | Channel Link I Design Guide | 2007/03/29 | ||
| Application note | Multi-Drop Channel-Link Operation | 2004/10/04 | ||
| Application note | CHANNEL LINK Moving and Shaping Information In Point-To-Point Applications | 1998/10/05 |
설계 및 개발
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사용 설명서: PDF
| 패키지 | 핀 | 다운로드 |
|---|---|---|
| TSSOP (DGG) | 48 | 옵션 보기 |
주문 및 품질
포함된 정보:
- RoHS
- REACH
- 디바이스 마킹
- 납 마감/볼 재질
- MSL 등급/피크 리플로우
- MTBF/FIT 예측
- 물질 성분
- 인증 요약
- 지속적인 신뢰성 모니터링
포함된 정보:
- 팹 위치
- 조립 위치