SN65EL16
- Differential PECL/NECL Receiver
- Operating Range
- PECL: VCC = 4.2 V to 5.7 V With VEE = 0 V
- NECL: VCC = 0 V With VEE = -4.2 V to -5.7 V
- 250-ps Propagation Delay
- Support for Clock Frequencies >2 GHz
- Deterministic Output Value for Open Input Conditions
- Built-In Temperature Compensation
- Drop-In Compatible With MC10EL16, MC100EL16
- Built-In Input Pulldown Resistors
- APPLICATIONS
- Data and Clock Transmission Over Backplane
The SN65EL16 is a differential PECL/ECL receiver with PECL/ECL output. The device includes circuitry to hold Q to a low logic level when the inputs are in an open condition.
The VBB pin is a reference voltage output for the device. When the device is used in the single-ended mode, the unused input should be tied to VBB. This reference voltage can also be used to bias the input when it is ac coupled. When the VBB pin is used, place a 0.01-µF decoupling capacitor between VCC and VBB. Also, limit the sink/source current to <0.5 mA to VBB. Leave VBB open when it is not used.
The SN65EL11 is housed in an industry-standard SOIC-8 package and is also available in a TSSOP-8 package.
기술 문서
유형 | 직함 | 날짜 | ||
---|---|---|---|---|
* | Data sheet | 5.0 V ECL Differential Receiver datasheet | 2008/06/12 | |
Application note | AC Coupling Between Differential LVPECL, LVDS, HSTL and CML (Rev. C) | 2007/10/17 |
설계 및 개발
추가 조건 또는 필수 리소스는 사용 가능한 경우 아래 제목을 클릭하여 세부 정보 페이지를 확인하세요.
PSPICE-FOR-TI — TI 설계 및 시뮬레이션 툴용 PSpice®
TI 설계 및 시뮬레이션 환경용 PSpice는 기본 제공 라이브러리를 이용해 복잡한 혼합 신호 설계를 시뮬레이션할 수 있습니다. 레이아웃 및 제작에 (...)
TINA-TI — SPICE 기반 아날로그 시뮬레이션 프로그램
패키지 | 핀 | 다운로드 |
---|---|---|
SOIC (D) | 8 | 옵션 보기 |
VSSOP (DGK) | 8 | 옵션 보기 |
주문 및 품질
- RoHS
- REACH
- 디바이스 마킹
- 납 마감/볼 재질
- MSL 등급/피크 리플로우
- MTBF/FIT 예측
- 물질 성분
- 인증 요약
- 지속적인 신뢰성 모니터링
- 팹 위치
- 조립 위치
권장 제품에는 본 TI 제품과 관련된 매개 변수, 평가 모듈 또는 레퍼런스 디자인이 있을 수 있습니다.