SAR-ADCs sind in der Regel auf Abtastraten von 10 bis 20 MSPS beschränkt. In diesem Webinar wird eine neue Familie von SAR-ADCs mit Abtastraten von 0,5 M bis 125 MSPS bei 14 Bit sowie 0,5 M bis 65 MSPS bei 16 und 18 Bit vorgestellt. Die 18-Bit-Bausteine mit einer Abtastgeschwindigkeit von 65 MSPS sind >viermal schneller als die Bausteine anderer Hersteller, die ihnen am nächsten kommen. Schnellere Abtastraten ermöglichen das Abtasten von Signalen mit höherer Frequenz, SNR-Verbesserungen durch Oversampling und Dezimation sowie eine Lockerung der Anforderungen für Anti-Aliasing-Filter, wodurch die Anzahl der Komponenten und die Platinengröße reduziert werden.

In diesem Webinar behandeln wir die folgenden Themen:

• Einführung in die neue Familie von 14-, 16- und 18-Bit-SAR-ADCs
• Übersicht über die wichtigsten Spezifikationen und Funktionen
• Verwendung eines internen Dezimationsfilters zur Verbesserung des SNR
• Lockerung der Anforderungen für Anti-Aliasing-Filter
• FFT-Messungen der Evaluierungsplatine