JAJSVU0C December   2024  – July 2025 ADC3548 , ADC3549

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 概要
  5. 4 デバイスの比較
  6. 5 ピン構成および機能
  7. 6 仕様
    1. 6.1  絶対最大定格
    2. 6.2  ESD 定格
    3. 6.3  推奨動作条件
    4. 6.4  熱に関する情報
    5. 6.5  電気的特性 - 消費電力
    6. 6.6  電気的特性 - DC 仕様
    7. 6.7  電気的特性 - AC 仕様 (ADC3548 - 250MSPS)
    8. 6.8  電気的特性 - AC 仕様 (ADC3549 - 500MSPS)
    9. 6.9  タイミング要件
    10. 6.10 代表的特性 - ADC3548 (250MSPS)
    11. 6.11 代表的特性 - ADC3549 (500MSPS)
  8. 7 パラメータ測定情報
  9. 8 詳細説明
    1. 8.1 概要
    2. 8.2 機能ブロック図
    3. 8.3 機能説明
      1. 8.3.1 アナログ入力
        1. 8.3.1.1 ナイキスト ゾーン選択
        2. 8.3.1.2 アナログ フロント エンド設計
      2. 8.3.2 サンプリング クロック
        1. 8.3.2.1 複数チップの同期
        2. 8.3.2.2 SYSREF モニタ
      3. 8.3.3 タイムスタンプ
      4. 8.3.4 オーバーレンジ
      5. 8.3.5 外部電圧リファレンス
      6. 8.3.6 デジタル ゲイン
      7. 8.3.7 デシメーション フィルタ
        1. 8.3.7.1 特長あるデシメーション比
        2. 8.3.7.2 デシメーション フィルタ応答
        3. 8.3.7.3 デシメーション フィルタ構成
        4. 8.3.7.4 数値制御発振器 (NCO)
      8. 8.3.8 デジタル インターフェイス
        1. 8.3.8.1 パラレル LVDS (SDR) - デフォルト
        2. 8.3.8.2 パラレル LVDS (DDR)
        3. 8.3.8.3 デシメーション付き SLVDS
          1. 8.3.8.3.1 SLVDS - ステータス ビットの挿入
        4. 8.3.8.4 出力データ フォーマット
        5. 8.3.8.5 32 ビット出力分解能
        6. 8.3.8.6 出力スクランブラ
        7. 8.3.8.7 出力 MUX
        8. 8.3.8.8 テスト・パターン
    4. 8.4 デバイスの機能モード
      1. 8.4.1 低レイテンシ モード
      2. 8.4.2 パワーダウン モード
    5. 8.5 プログラミング
      1. 8.5.1 GPIO のプログラミング
      2. 8.5.2 レジスタ書き込み
      3. 8.5.3 レジスタ読み出し
      4. 8.5.4 デバイスのプログラミング
      5. 8.5.5 レジスタ マップ
      6. 8.5.6 レジスタの説明
  10. 9 アプリケーションと実装
    1. 9.1 アプリケーション情報
    2. 9.2 代表的なアプリケーション
      1. 9.2.1 広帯域スペクトラム アナライザ
      2. 9.2.2 設計要件
        1. 9.2.2.1 入力信号パス
        2. 9.2.2.2 クロック供給
      3. 9.2.3 詳細な設計手順
        1. 9.2.3.1 サンプリング クロック
      4. 9.2.4 アプリケーション特性の波形
      5. 9.2.5 初期化セットアップ
    3. 9.3 電源に関する推奨事項
    4. 9.4 レイアウト
      1. 9.4.1 レイアウトのガイドライン
      2. 9.4.2 レイアウト例
  11. 10デバイスおよびドキュメントのサポート
    1. 10.1 ドキュメントのサポート
      1. 10.1.1 サード・パーティ製品に関する免責事項
    2. 10.2 ドキュメントの更新通知を受け取る方法
    3. 10.3 サポート・リソース
    4. 10.4 商標
    5. 10.5 静電気放電に関する注意事項
    6. 10.6 用語集
  12. 11改訂履歴
  13. 12メカニカル、パッケージ、および注文情報

パッケージ・オプション

メカニカル・データ（パッケージ｜ピン）
サーマルパッド・メカニカル・データ
発注情報

8.4.1 低レイテンシ モード

このデバイスは、デジタル誤り訂正機能のほか、デシメーション フィルタ、テスト パターン、SDR LVDS など、他のすべてのデジタル機能をバイパスすることにより、低レイテンシ モードの動作を行います。この動作モードは、9 クロック サイクルのレイテンシであり、低レイテンシ制御ループなどのアプリケーションで使用できます。ただし、デジタル誤り訂正ブロックがバイパスされるため、AC 性能が低下する可能性があります。以下の FFT プロットは、低レイテンシ モードと通常動作モードのスペクトルを比較しています。低レイテンシ モードは、<low latency EN> レジスタ (0x165) でイネーブルにできます。

低レイテンシモードは、DDR LVDS インターフェイス動作でのみ使用できます。

ADC3548 ADC3549 低レイテンシ モード 図 8-67 低レイテンシ モード
ADC3548 ADC3549 FFT：FIN = 105MHz、通常モード図 8-68 FFT：FIN = 105MHz、通常モード
ADC3548 ADC3549 FFT：FIN = 105MHz、低レイテンシ モード図 8-69 FFT：FIN = 105MHz、低レイテンシ モード