JADS244C October   2008  – May 2026 ADS61B29 , ADS61B49

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 説明
  5. 4 ピン構成および機能
    1. 4.1 ピン構成と機能 (LVDS モード) — ADS61B49 と ADS61B29
    2. 4.2 ピン構成と機能 (CMOS モード) – ADS61B49 と ADS61B29
  6. 5 仕様
    1. 5.1  絶対最大定格
    2. 5.2  推奨動作条件
    3. 5.3  電気的特性 - ADS61B49 と ADS61B29
    4. 5.4  電気的特性 - ADS61B49 と ADS61B29
    5. 5.5  電気的特性 - ADS61B49 と ADS61B29
    6. 5.6  デジタル特性 – ADS61B49 と ADS61B29
    7. 5.7  タイミング要件 – LVDS および CMOS モード
    8. 5.8  代表的特性 - ADS61B49
    9. 5.9  代表的特性 - ADS61B29
    10. 5.10 代表的特性 — 共通プロット (ADS61B49/61B29 の両方)
    11. 5.11 輪郭プロット - ADS61B49 / ADS61B29
    12. 5.12 輪郭プロット - ADS61B49
    13. 5.13 輪郭プロット - ADS61B29
  7. 6 詳細説明
    1. 6.1 機能ブロック図
      1. 6.1.1 ADS61B29 のブロック図
      2. 6.1.2 ADS61B49 のブロック図
    2. 6.2 機能説明
      1. 6.2.1 デバイス設定
      2. 6.2.2 パラレル構成のみ
      3. 6.2.3 シリアル インターフェース構成のみ
      4. 6.2.4 シリアル インターフェイスとパラレル制御の両方を使用した構成
      5. 6.2.5 パラレル ピンの説明
      6. 6.2.6 シリアル インターフェイス
        1. 6.2.6.1 レジスタの初期化
      7. 6.2.7 シリアル インターフェイスのタイミング特性
      8. 6.2.8 シリアル レジスタの読み出し
      9. 6.2.9 リセット タイミング
    3. 6.3 シリアル レジスタ マップ
      1. 6.3.1 シリアル レジスタの説明
  8. 7 アプリケーションと実装
    1. 7.1 使用上の注意
      1. 7.1.1  動作原理
      2. 7.1.2  アナログ入力
        1. 7.1.2.1 駆動回路の要件
        2. 7.1.2.2 駆動回路
        3. 7.1.2.3 入力同相モード
      3. 7.1.3  リファレンス
      4. 7.1.4  クロック入力
      5. 7.1.5  微調整ゲイン制御
      6. 7.1.6  オフセット補正
      7. 7.1.7  パワーダウン
        1. 7.1.7.1 パワーダウン グローバル
        2. 7.1.7.2 スタンバイ
        3. 7.1.7.3 出力バッファの無効化
        4. 7.1.7.4 入力クロック停止
      8. 7.1.8  電源シーケンス
      9. 7.1.9  デジタル出力情報
        1. 7.1.9.1 出力インターフェイス
        2. 7.1.9.2 DDR LVDS 出力
        3. 7.1.9.3 LVDS バッファ
        4. 7.1.9.4 パラレル CMOS インターフェイス
        5. 7.1.9.5 出力バッファ強度のプログラマビリティ
        6. 7.1.9.6 CMOS インターフェイスの消費電力
        7. 7.1.9.7 出力データ フォーマット
      10. 7.1.10 基板設計の検討事項
        1. 7.1.10.1 グランディング (グランド接続)
        2. 7.1.10.2 電源のデカップリング
        3. 7.1.10.3 露出パッド付き
      11. 7.1.11 仕様の定義
  9. 8 デバイスおよびドキュメントのサポート
    1. 8.1 サード・パーティ製品に関する免責事項
    2. 8.2 ドキュメントの更新通知を受け取る方法
    3. 8.3 サポート・リソース
    4. 8.4 商標
    5. 8.5 静電気放電に関する注意事項
    6. 8.6 用語集
  10. 9 改訂履歴
  11. 10メカニカル、パッケージ、および注文情報

パッケージ・オプション

メカニカル・データ（パッケージ｜ピン）
サーマルパッド・メカニカル・データ
発注情報

6.2.2 パラレル構成のみ

デバイスをパラレル構成モードにするには、リセットを High (DRVDD) に接続したままにします。

これで DFS ピン、MODE ピン、SEN ピン、SDATA ピンで ADC の特定のモードを直接制御できます。デバイスは、パラレル ピンを適切な電圧レベルに接続すれば、簡単に構成できます (表 6-6 ～ 表 6-3 で説明しています)。リセットを適用する必要はありません。

このモードでは、SEN と SDATA はパラレル インターフェース制御ピンとして機能します。このモードでは、頻繁に使用する機能 (スタンバイ、LVDS / CMOS 出力フォーマットの選択、2 の補数 / ストレート バイナリ出力フォーマット、出力クロック エッジの位置) を制御できます

表 6-1 でパラレル ピンで制御するモードについて簡単に説明します。

表 6-1 パラレル ピンの機能
ピン制御のタイプ制御モード
DFSアナログデータフォーマットと LVDS / CMOS 出力インターフェース。
モードアナログADS61B49 / B29 では、外部リファレンスをサポートしていません。したがって、ADS6149 / 29 ファミリでの以前のモードピンの使用方法は、ADS61B49 / B29 ファミリでは異なります。ピン互換の次世代 ADC ファミリでは、モードは特定の予約機能のデジタル制御ピンに変換されます。モード ピンをデジタル コントローラに配線しておくと、将来的に次世代の ADC への移行が容易になります。
SENアナログCLKOUT エッジのプログラマビリティ。
SDATAデジタルグローバル パワーダウン (ADC、内部リファレンス、出力バッファがパワーダウン)