JAJSDC2C October   2015  – April 2026 ADS9110

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 説明
  5. 4 ピン構成および機能
  6. 5 仕様
    1. 5.1  絶対最大定格
    2. 5.2  ESD 定格
    3. 5.3  推奨動作条件
    4. 5.4  熱に関する情報
    5. 5.5  電気的特性
    6. 5.6  タイミング要件：変換サイクル
    7. 5.7  タイミング要件：非同期リセット、NAP、および PD
    8. 5.8  タイミング要件：SPI 互換のシリアル インターフェイス
    9. 5.9  タイミング要件：ソース同期シリアル インターフェイス (外部クロック)
    10. 5.10 タイミング要件：ソース同期シリアル インターフェイス (内部クロック)
    11. 5.11 代表的特性
  7. 6 詳細説明
    1. 6.1 概要
    2. 6.2 機能ブロック図
    3. 6.3 機能説明
      1. 6.3.1 コンバータ モジュール
        1. 6.3.1.1 サンプル アンド ホールド回路
        2. 6.3.1.2 外部リファレンス ソース
        3. 6.3.1.3 内部発振器
        4. 6.3.1.4 ADC の伝達関数
      2. 6.3.2 インターフェイス モジュール
    4. 6.4 デバイスの機能モード
      1. 6.4.1 RST 状態
      2. 6.4.2 ACQ 状態
      3. 6.4.3 CNV 状態
    5. 6.5 プログラミング
      1. 6.5.1 データ転送フレーム
      2. 6.5.2 変換サイクルとデータ転送フレームのインターリーブ
      3. 6.5.3 データ転送プロトコル
        1. 6.5.3.1 デバイス構成のプロトコル
        2. 6.5.3.2 デバイスからの読み取りのプロトコル
          1. 6.5.3.2.1 従来の SPI 互換 (SYS - xy - S) プロトコル
          2. 6.5.3.2.2 バス幅オプション付きの SPI 互換プロトコル
          3. 6.5.3.2.3 ソース同期 (SRC) プロトコル
            1. 6.5.3.2.3.1 SRC プロトコルを使用した出力クロック ソースのオプション
            2. 6.5.3.2.3.2 SRC プロトコルを使用するバス幅オプション
            3. 6.5.3.2.3.3 SRC プロトコルによる出力データ レート オプション
      4. 6.5.4 デバイスのセットアップ
        1. 6.5.4.1 シングル デバイス：すべての multiSPI™ オプション
        2. 6.5.4.2 シングル デバイス：標準 SPI インターフェイスの最小ピン
        3. 6.5.4.3 複数のデバイス：デイジーチェーン トポロジ
        4. 6.5.4.4 複数のデバイス：スター トポロジ
    6. 6.6 レジスタ マップ
      1. 6.6.1 デバイス構成およびレジスタ マップ
        1. 6.6.1.1 PD_CNTL レジスタ (アドレス = 010h)
        2. 6.6.1.2 SDI_CNTL レジスタ (アドレス = 014h)
        3. 6.6.1.3 SDO_CNTL レジスタ (アドレス = 018h)
        4. 6.6.1.4 DATA_CNTL レジスタ (アドレス = 01Ch)
  8. 7 アプリケーションと実装
    1. 7.1 使用上の注意
      1. 7.1.1 ADC 入力ドライバ
      2. 7.1.2 入力アンプの選択
      3. 7.1.3 電荷キックバック フィルタ
      4. 7.1.4 ADC リファレンス ドライバ
    2. 7.2 代表的なアプリケーション
      1. 7.2.1 差動入力で歪みとノイズ性能を最小限に抑えるデータ アクイジション (DAQ) 回路
        1. 7.2.1.1 設計要件
        2. 7.2.1.2 詳細な設計手順
        3. 7.2.1.3 アプリケーション曲線
      2. 7.2.2 FDA 入力ドライバとシングル エンドまたは差動入力を備えた DAQ 回路
        1. 7.2.2.1 設計要件
        2. 7.2.2.2 詳細な設計手順
        3. 7.2.2.3 アプリケーション曲線
  9. 8 電源に関する推奨事項
    1. 8.1 電源のデカップリング
    2. 8.2 節電
      1. 8.2.1 NAP モード
      2. 8.2.2 PD モード
  10. 9 レイアウト
    1. 9.1 レイアウトのガイドライン
      1. 9.1.1 信号路
      2. 9.1.2 グランディングと PCB スタックアップ
      3. 9.1.3 電源のデカップリング
      4. 9.1.4 リファレンス デカップリング
      5. 9.1.5 差動入力デカップリング
    2. 9.2 レイアウト例
  11. 10デバイスおよびドキュメントのサポート
    1. 10.1 ドキュメントのサポート
      1. 10.1.1 関連資料
    2. 10.2 ドキュメントの更新通知を受け取る方法
    3. 10.3 サポート・リソース
    4. 10.4 商標
    5. 10.5 静電気放電に関する注意事項
    6. 10.6 用語集
  12. 11改訂履歴
  13. 12メカニカル、パッケージ、および注文情報

パッケージ・オプション

メカニカル・データ（パッケージ｜ピン）
サーマルパッド・メカニカル・データ
発注情報