JAJSL34J January   2021  – June 2026 AM6411 , AM6412 , AM6421 , AM6422 , AM6441 , AM6442

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 説明
    1. 3.1 機能ブロック図
  5. 4 デバイスの比較
    1. 4.1 関連製品
  6. 5 端子構成および機能
    1. 5.1 ピン配置図
    2. 5.2 ピン属性
      1.      11
      2.      12
    3. 5.3 信号の説明
      1.      14
      2. 5.3.1  ADC
        1. 5.3.1.1 メイン ドメイン
          1.        17
      3. 5.3.2  CPSW3G
        1. 5.3.2.1 メイン ドメイン
          1.        20
          2.        21
          3.        22
      4. 5.3.3  CPTS
        1. 5.3.3.1 メイン ドメイン
          1.        25
          2.        26
      5. 5.3.4  DDRSS
        1. 5.3.4.1 メイン ドメイン
          1.        29
      6. 5.3.5  ECAP
        1. 5.3.5.1 メイン ドメイン
          1.        32
          2.        33
          3.        34
      7. 5.3.6  エミュレーションおよびデバッグ
        1. 5.3.6.1 メイン ドメイン
          1.        37
        2. 5.3.6.2 マイコン ドメイン
          1.        39
      8. 5.3.7  EPWM
        1. 5.3.7.1 メイン ドメイン
          1.        42
          2.        43
          3.        44
          4.        45
          5.        46
          6.        47
          7.        48
          8.        49
          9.        50
          10.        51
      9. 5.3.8  EQEP
        1. 5.3.8.1 メイン ドメイン
          1.        54
          2.        55
          3.        56
      10. 5.3.9  FSI
        1. 5.3.9.1 メイン ドメイン
          1.        59
          2.        60
          3.        61
          4.        62
          5.        63
          6.        64
          7.        65
          8.        66
      11. 5.3.10 GPIO
        1. 5.3.10.1 メイン ドメイン
          1.        69
          2.        70
        2. 5.3.10.2 マイコン ドメイン
          1.        72
      12. 5.3.11 GPMC
        1. 5.3.11.1 メイン ドメイン
          1.        75
      13. 5.3.12 I2C
        1. 5.3.12.1 メイン ドメイン
          1.        78
          2.        79
          3.        80
          4.        81
        2. 5.3.12.2 マイコン ドメイン
          1.        83
          2.        84
      14. 5.3.13 MCAN
        1. 5.3.13.1 メイン ドメイン
          1.        87
          2.        88
      15. 5.3.14 MCSPI
        1. 5.3.14.1 メイン ドメイン
          1.        91
          2.        92
          3.        93
          4.        94
          5.        95
        2. 5.3.14.2 マイコン ドメイン
          1.        97
          2.        98
      16. 5.3.15 MDIO
        1. 5.3.15.1 メイン ドメイン
          1.        101
      17. 5.3.16 MMC
        1. 5.3.16.1 メイン ドメイン
          1.        104
          2.        105
      18. 5.3.17 OSPI
        1. 5.3.17.1 メイン ドメイン
          1.        108
      19. 5.3.18 電源
        1.       110
      20. 5.3.19 PRU_ICSSG
        1. 5.3.19.1 メイン ドメイン
          1.        113
          2.        114
      21. 5.3.20 予約済み
        1.       116
      22. 5.3.21 SERDES
        1. 5.3.21.1 メイン ドメイン
          1.        119
      23. 5.3.22 システム、その他
        1. 5.3.22.1 ブート モードの構成
          1. 5.3.22.1.1 メイン ドメイン
            1.         123
        2. 5.3.22.2 クロック
          1. 5.3.22.2.1 マイコン ドメイン
            1.         126
        3. 5.3.22.3 システム
          1. 5.3.22.3.1 メイン ドメイン
            1.         129
          2. 5.3.22.3.2 マイコン ドメイン
            1.         131
        4. 5.3.22.4 VMON
          1.        133
      24. 5.3.23 TIMER
        1. 5.3.23.1 メイン ドメイン
          1.        136
        2. 5.3.23.2 マイコン ドメイン
          1.        138
      25. 5.3.24 UART
        1. 5.3.24.1 メイン ドメイン
          1.        141
          2.        142
          3.        143
          4.        144
          5.        145
          6.        146
          7.        147
        2. 5.3.24.2 マイコン ドメイン
          1.        149
          2.        150
      26. 5.3.25 USB
        1. 5.3.25.1 メイン ドメイン
          1.        153
    4. 5.4 ピン接続要件
  7. 6 仕様
    1. 6.1  絶対最大定格
    2. 6.2  ESD 定格
    3. 6.3  電源投入時間 (POH)
    4. 6.4  推奨動作条件
    5. 6.5  動作性能ポイント
    6. 6.6  消費電力の概略
    7. 6.7  電気的特性
      1. 6.7.1  I2C オープン ドレインおよびフェイルセーフ (I2C OD FS) の電気的特性
      2. 6.7.2  フェイルセーフ リセット (FS RESET) の電気的特性
      3. 6.7.3  高周波発振器 (HFOSC) の電気的特性
      4. 6.7.4  eMMCPHY の電気的特性
      5. 6.7.5  SDIO の電気的特性
      6. 6.7.6  LVCMOS の電気的特性
      7. 6.7.7  ADC12B の電気的特性
      8. 6.7.8  USB2PHY の電気的特性
      9. 6.7.9  SerDes PHY の電気的特性
      10. 6.7.10 DDR の電気的特性
    8. 6.8  ワンタイム プログラマブル (OTP) eFuse の VPP 仕様
      1. 6.8.1 OTP eFuse プログラミングの推奨動作条件
      2. 6.8.2 ハードウェア要件
      3. 6.8.3 プログラミング シーケンス
      4. 6.8.4 ハードウェア保証への影響
    9. 6.9  熱抵抗特性
      1. 6.9.1 熱抵抗特性
    10. 6.10 温度センサの特性
    11. 6.11 タイミングおよびスイッチング特性
      1. 6.11.1 タイミング パラメータおよび情報
      2. 6.11.2 電源要件
        1. 6.11.2.1 電源スルーレートの要件
        2. 6.11.2.2 電源シーケンス
          1. 6.11.2.2.1 パワーアップ シーケンシング
          2. 6.11.2.2.2 パワーダウン シーケンス
      3. 6.11.3 システムのタイミング
        1. 6.11.3.1 リセット タイミング
        2. 6.11.3.2 安全信号タイミング
        3. 6.11.3.3 クロックのタイミング
      4. 6.11.4 クロック仕様
        1. 6.11.4.1 入力クロック / 発振器
          1. 6.11.4.1.1 MCU_OSC0 内部発振器クロック ソース
            1. 6.11.4.1.1.1 負荷容量
            2. 6.11.4.1.1.2 シャント容量
          2. 6.11.4.1.2 MCU_OSC0 LVCMOS デジタル クロック ソース
        2. 6.11.4.2 出力クロック
        3. 6.11.4.3 PLL
        4. 6.11.4.4 クロックおよび制御信号の遷移に関する推奨システム上の注意事項
      5. 6.11.5 ペリフェラル
        1. 6.11.5.1  CPSW3G
          1. 6.11.5.1.1 CPSW3G MDIO のタイミング
          2. 6.11.5.1.2 CPSW3G RMII のタイミング
          3. 6.11.5.1.3 CPSW3G RGMII のタイミング
          4. 6.11.5.1.4 CPSW3G IOSET
        2. 6.11.5.2  DDRSS
        3. 6.11.5.3  ECAP
        4. 6.11.5.4  EPWM
        5. 6.11.5.5  EQEP
        6. 6.11.5.6  FSI
        7. 6.11.5.7  GPIO
        8. 6.11.5.8  GPMC
          1. 6.11.5.8.1 GPMC および NOR フラッシュ — 同期モード
          2. 6.11.5.8.2 GPMC および NOR フラッシュ — 非同期モード
          3. 6.11.5.8.3 GPMC および NAND フラッシュ — 非同期モード
          4. 6.11.5.8.4 GPMC0 の IOSET
        9. 6.11.5.9  I2C
        10. 6.11.5.10 MCAN
        11. 6.11.5.11 MCSPI
          1. 6.11.5.11.1 MCSPI — コントローラ モード
          2. 6.11.5.11.2 MCSPI — ペリフェラル モード
        12. 6.11.5.12 MMCSD
          1. 6.11.5.12.1 MMC0 - eMMC インターフェイス
            1. 6.11.5.12.1.1 レガシー SDR モード
            2. 6.11.5.12.1.2 ハイスピード SDR モード
            3. 6.11.5.12.1.3 ハイスピード DDR モード
            4. 6.11.5.12.1.4 HS200 モード
          2. 6.11.5.12.2 MMC1 - SD/SDIO インターフェイス
            1. 6.11.5.12.2.1 デフォルト速度モード
            2. 6.11.5.12.2.2 ハイスピード モード
            3. 6.11.5.12.2.3 UHS–I SDR12 モード
            4. 6.11.5.12.2.4 UHS–I SDR25 モード
            5. 6.11.5.12.2.5 UHS–I SDR50 モード
            6. 6.11.5.12.2.6 UHS–I DDR50 モード
            7. 6.11.5.12.2.7 UHS–I SDR104 モード
        13. 6.11.5.13 CPTS
        14. 6.11.5.14 OSPI
          1. 6.11.5.14.1 OSPI0 PHY モード
            1. 6.11.5.14.1.1 PHY データ トレーニング付き OSPI0
            2. 6.11.5.14.1.2 データ トレーニングなし OSPI0
              1. 6.11.5.14.1.2.1 OSPI0 PHY SDR のタイミング
              2. 6.11.5.14.1.2.2 OSPI0 PHY DDR のタイミング
          2. 6.11.5.14.2 OSPI0 タップ モード
            1. 6.11.5.14.2.1 OSPI0 タップ SDR のタイミング
            2. 6.11.5.14.2.2 OSPI0 タップ DDR のタイミング
        15. 6.11.5.15 PCIe
        16. 6.11.5.16 PRU_ICSSG
          1. 6.11.5.16.1 PRU_ICSSG プログラマブル リアルタイム ユニット (PRU)
            1. 6.11.5.16.1.1 PRU_ICSSG PRU 直接出力モードのタイミング
            2. 6.11.5.16.1.2 PRU_ICSSG PRU パラレル キャプチャ モードのタイミング
            3. 6.11.5.16.1.3 PRU_ICSSG PRU のシフト モードのタイミング
            4. 6.11.5.16.1.4 PRU_ICSSG PRU シグマ デルタおよびペリフェラル インターフェイス
              1. 6.11.5.16.1.4.1 PRU_ICSSG PRU シグマ デルタおよびペリフェラル インターフェイスのタイミング
          2. 6.11.5.16.2 PRU_ICSSG パルス幅変調(PWM)
            1. 6.11.5.16.2.1 PRU_ICSSG PWM のタイミング
          3. 6.11.5.16.3 PRU_ICSSG 産業用イーサネット ペリフェラル (IEP)
            1. 6.11.5.16.3.1 PRU_ICSSG IEP のタイミング
          4. 6.11.5.16.4 PRU_ICSSG UART (Universal Asynchronous Receiver/Transmitter)
            1. 6.11.5.16.4.1 PRU_ICSSG UART のタイミング
          5. 6.11.5.16.5 PRU_ICSSG 拡張キャプチャ ペリフェラル (ECAP)
            1. 6.11.5.16.5.1 PRU_ICSSG ECAP のタイミング
          6. 6.11.5.16.6 PRU_ICSSG RGMII、MII_RT、スイッチ
            1. 6.11.5.16.6.1 PRU_ICSSG MDIO のタイミング
            2. 6.11.5.16.6.2 PRU_ICSSG MII のタイミング
            3. 6.11.5.16.6.3 PRU_ICSSG RGMII のタイミング
        17. 6.11.5.17 タイマ
        18. 6.11.5.18 UART
        19. 6.11.5.19 USB
      6. 6.11.6 エミュレーションおよびデバッグ
        1. 6.11.6.1 トレース
        2. 6.11.6.2 JTAG
  8. 7 詳細説明
    1. 7.1 概要
    2. 7.2 プロセッサ サブシステム
      1. 7.2.1 Arm Cortex-A53 サブシステム
      2. 7.2.2 Arm Cortex-R5F サブシステム (R5FSS)
      3. 7.2.3 Arm Cortex-M4F (M4FSS)
    3. 7.3 アクセラレータとコプロセッサ
      1. 7.3.1 プログラマブル リアルタイム ユニット サブシステムおよび産業用通信サブシステム (PRU_ICSSG)
    4. 7.4 その他のサブシステム
      1. 7.4.1 PDMA コントローラ
      2. 7.4.2 ペリフェラル
        1. 7.4.2.1  ADC
        2. 7.4.2.2  DCC
        3. 7.4.2.3  デュアル データ レート (DDR) 外部メモリ インターフェイス (DDRSS)
        4. 7.4.2.4  ECAP
        5. 7.4.2.5  EPWM
        6. 7.4.2.6  ELM
        7. 7.4.2.7  ESM
        8. 7.4.2.8  GPIO
        9. 7.4.2.9  EQEP
        10. 7.4.2.10 汎用メモリ コントローラ (GPMC)
        11. 7.4.2.11 I2C
        12. 7.4.2.12 MCAN
        13. 7.4.2.13 MCRC (エアコン) コントローラ
        14. 7.4.2.14 MCSPI
        15. 7.4.2.15 MMCSD
        16. 7.4.2.16 OSPI
        17. 7.4.2.17 PCIe (Peripheral Component Interconnect Express)
        18. 7.4.2.18 シリアライザ / デシリアライザ (SerDes) PHY
        19. 7.4.2.19 リアルタイム割り込み (RTI/WWDT)
        20. 7.4.2.20 デュアル モード タイマ (DMTIMER)
        21. 7.4.2.21 UART
        22. 7.4.2.22 ユニバーサル シリアル バス サブシステム (USBSS)
  9. 8 アプリケーション、実装、およびレイアウト
    1. 8.1 デバイスの接続およびレイアウトの基礎
      1. 8.1.1 電源
        1. 8.1.1.1 電源の設計
        2. 8.1.1.2 電源供給回路の実装ガイド
      2. 8.1.2 外部発振器
      3. 8.1.3 JTAG、EMU、およびトレース
      4. 8.1.4 未使用のピン
    2. 8.2 ペリフェラルおよびインターフェイス固有の設計情報
      1. 8.2.1 DDR 基板の設計およびレイアウトのガイドライン
      2. 8.2.2 OSPI/QSPI/SPI 基板の設計およびレイアウトのガイドライン
        1. 8.2.2.1 ループバックなし、内部 PHY ループバックおよび内部パッド ループバック
        2. 8.2.2.2 外部ボードのループバック
        3. 8.2.2.3 DQS (オクタル SPI デバイスでのみ使用可能)
      3. 8.2.3 USB VBUS 設計ガイドライン
      4. 8.2.4 システム電源監視設計ガイドライン
      5. 8.2.5 高速差動信号のルーティング ガイド
      6. 8.2.6 熱ソリューション ガイダンス
    3. 8.3 クロック配線のガイドライン
      1. 8.3.1 発振器の配線
  10. 9 デバイスおよびドキュメントのサポート
    1. 9.1 デバイスの命名規則
      1. 9.1.1 標準パッケージの記号化
      2. 9.1.2 デバイスの命名規則
    2. 9.2 ツールとソフトウェア
    3. 9.3 ドキュメントのサポート
    4. 9.4 サポート・リソース
    5. 9.5 商標
    6. 9.6 静電気放電に関する注意事項
    7. 9.7 用語集
  11. 10改訂履歴
  12. 11メカニカル、パッケージ、および注文情報
    1. 11.1 パッケージ情報

パッケージ・オプション

デバイスごとのパッケージ図は、PDF版データシートをご参照ください。

メカニカル・データ（パッケージ｜ピン）
  • ALV|441
サーマルパッド・メカニカル・データ
発注情報

1 特長

プロセッサ コア：

  • 最高 1.0GHz、1 つのデュアル 64 ビット Arm® Cortex®-A53 マイクロプロセッサ サブシステム
    • SECDED ECC 付き 256KB L2 共有キャッシュを搭載したデュアル コア Cortex-A53 クラスタ
    • 各 A53 コアには、SECDED ECC を備えた 32KB L1 D キャッシュおよびパリティ保護を備えた 32KB L1 I キャッシュを搭載
  • リアルタイム処理向けに統合された、最高 800MHz、最大 2 つのデュアル コア Arm®Cortex®-R5F MCU サブシステム
    • デュアル コア Arm®Cortex®-R5F により、デュアル コアおよびシングル コア モードをサポート
    • 各 R5F コアごとに 32KB I キャッシュ、32KB D キャッシュ、64KB TCM を搭載、すべてのメモリに SECDED ECC 付きで合計 256KB の TCM搭載
  • 最高 400MHz、1 つのシングル コア Arm®Cortex®-M4F MCU
    • 256KB の SRAM (SECDED ECC 付き)

産業用サブシステム：

  • 2 つのギガビット産業用通信サブシステム (PRU_ICSSG)
    • Profinet IRT、Profinet RT、Ethernet/IP、EtherCAT、Time-Sensitive Networking (TSN)、その他をサポート
    • 10/100Mb PRU_ICSS と下位互換
    • 各 PRU_ICSSG は以下を内蔵：
      • に 2 つのイーサネット ポートを搭載
        • MII (10/100)
        • RGMII (10/100/1000)
      • 各 PRU_ICSSG に 6 つの PRU RISC コアを搭載、各コアに以下を内蔵：
        • 命令 RAM (ECC 付き)
        • ブロードサイド RAM
        • アキュムレータ付き乗算器 (MAC)
        • CRC16/32 ハードウェア アクセラレータ
        • バイト スワップによるビッグ / リトル エンディアン変換
        • SUM32 ハードウェア アクセラレータによる UDP チェックサム
        • タスク マネージャによるプリエンプションのサポート
      • 3 つのデータ RAM (ECC 付き)
      • 8 バンクの 30 × 32 ビット レジスタ スクラッチパッド メモリ
      • 割り込みコントローラとタスク マネージャ
      • 2 つの 64 ビット産業用イーサネット ペリフェラル (IEP) によるタイム スタンプ機能とその他の時間同期機能
      • 18 個のシグマ デルタ フィルタ
        • 短絡ロジック
        • 過電流ロジック
      • 6 つのマルチプロトコル位置エンコーダ インターフェイス
      • 1 つの拡張キャプチャ モジュール (ECAP)
      • 16550 互換 UART、専用の 192MHz クロックによる 12Mbps PROFIBUS のサポート

メモリ サブシステム：

  • 最大 2MB のオンチップ RAM (OCSRAM) (SECDED ECC 付き)：
    • 256KB 単位で小さいバンクに分割し、最大 8 つの独立したメモリ バンクを構成可能
    • ソフトウェア タスクの分割を容易にするため、各メモリ バンクを 1 つのコアに割り当て可能
  • DDR サブシステム (DDRSS)
    • LPDDR4、DDR4 メモリ タイプをサポート
    • インライン ECC 付きの 16 ビット データ バス
    • 最大 1600MT/s の速度をサポート
  • 1 つの汎用メモリ コントローラ (GPMC)
    • 133MHz クロックの 16 ビット パラレル バスまたは
    • 100MHz クロックの 32 ビット パラレル バス
    • エラー特定モジュール (ELM) のサポート

システム オン チップ (SoC) サービス：

  • デバイス管理セキュリティ コントローラ (DMSC-L)
    • 集中 SoC システム コントローラ
    • 初期ブート、セキュリティ、クロック / リセット / 電源管理を含むシステム サービスを管理
    • メッセージ マネージャを介したさまざまな処理ユニットとの通信
    • シンプルなインターフェイスにより未使用ペリフェラルを最適化

  • データ移動サブシステム (DMSS：Data Movement Subsystem)

    • ブロック コピー DMA (BCDMA)
    • パケット DMA (PKTDMA)
    • セキュア プロキシ (SEC_PROXY)
    • リング アクセラレータ (RINGACC)

セキュリティ：

  • セキュア ブート対応
    • ハードウェアで強化された RoT (Root-of-Trust：信頼の基点)
    • バックアップ キーによる RoT の切り替えをサポート
    • テイクオーバー保護、IP 保護、ロールバック禁止保護のサポート
  • 信頼できる実行環境 (TEE) に対応
    • Arm TrustZone® をベースとする TEE
    • セキュアなウォッチドッグ / タイマ / IPC
    • 分離用の広範なファイアウォール サポート
    • セキュアなストレージのサポート
    • リプレイ保護メモリ ブロック (RPMB) のサポート
  • セキュリティ コプロセッサ (DMSC-L) によりキーおよびセキュリティ管理を実現、専用のデバイス レベル インターコネクトによりセキュリティを確保
  • 暗号化アクセラレーションに対応
    • 受信データ ストリームに基づいてキーマテリアルを自動的に切り替えできるセッション認識暗号化エンジン
      • 暗号化コアをサポート
    • AES - 128/192/256 ビットのキー サイズ
    • SHA2 - 224/256/384/512 ビットのキー サイズ
    • DRBG と真性乱数発生器
    • セキュア ブート対応のため PKA (公開鍵アクセラレータ) により RSA/ECC 処理を支援
  • デバッグのセキュリティ
    • ソフトウェア制御によるセキュアなデバッグ アクセス
    • セキュリティ対応のデバッグ

高速インターフェイス：

  • 以下をサポートする 1 つの統合型イーサネット スイッチ (CPSW3G)：
    • 最大 2 つのイーサネット ポート
      • RMII (10/100)
      • RGMII (10/100/1000)
    • IEEE 1588 (2008 Annex D、Annex E、Annex F) と 802.1AS PTP
    • Clause 45 MDIO PHY 管理
    • 省電力イーサネット (802.3az)
  • 1 つの PCI-Express® Gen2 コントローラ (PCIE)
    • Gen2 動作をサポート
    • シングル レーン動作をサポート
  • 1 つの USB 3.1 デュアルロール デバイス (DRD) サブシステム (USBSS)
    • USB ホスト、
      USB デバイス、または
      USB デュアルロール デバイスとして構成可能なポート
    • USB デバイス：高速 (480Mbps)、
      フルスピード (12Mbps)
    • USB ホスト：SuperSpeed Gen 1 (5Gbps)、
      高速 (480Mbps)、
      フルスピード (12Mbps)、
      低速 (1.5Mbps)

一般的な接続機能：

  • 6 つの I2C (Inter-Integrated Circuit) ポート
  • 9 つの構成可能な UART (Universal Asynchronous Receiver/Transmitter) モジュール
  • オクタル SPI (OSPI) フラッシュ インターフェイスまたは 1 つのクワッド SPI (QSPI) として構成可能な 1 つのフラッシュ サブシステム (FSS)
  • 1つの12ビット アナログ/デジタル コンバータ(ADC)
    • 最大 4MSPS
    • 8 つの多重アナログ入力
  • 7 つのマルチチャネル シリアル ペリフェラル インターフェイス (MCSPI) コントローラ
  • 6 つの高速シリアル インターフェイス レシーバ (FSI_RX) コア
  • 2 つの高速シリアル インターフェイス トランスミッタ (FSI_TX) コア
  • 3 つの汎用 I/O (GPIO) モジュール

制御インターフェイス：

  • 9 つの拡張パルス幅変調器 (EPWM) モジュール
  • 3 つの拡張キャプチャ (ECAP) モジュール
  • 3 つの拡張直交エンコーダ パルス (EQEP) モジュール
  • CAN-FD をフルサポートする 2 つのモジュラー コントローラ エリア ネットワーク (MCAN) モジュール

メディアおよびデータ ストレージ：

  • 2 つのマルチメディア カード / セキュア デジタル (MMC/SD/SDIO) インターフェイス
    • 1 つの 4 ビット インターフェイス (SD/SDIO 用)
    • 1 つの 8 ビット インターフェイス (eMMC 用)
    • 高速カードの電圧切り替え (3.3V、1.8V) のための内蔵アナログ スイッチ

パワー マネージメント：

  • シンプルな電源シーケンスで
  • 内蔵 SDIO LDO により SD インターフェイスでの自動電圧遷移に対応
  • 内蔵の電圧スーパーバイザによる過電圧 / 低電圧状態の安全監視
  • 内蔵の電源グリッチ検出器により高速電源過渡を検出

機能安全：

  • 機能安全準拠
    • 機能安全アプリケーション向けに開発
    • IEC 61508 機能安全システム設計を支援するドキュメントを提供
    • SIL 3 までの決定論的対応能力
    • SIL 2 までのハードウェア整合性
    • 安全関連の認証
  • 機能安全関連の特徴
    • 演算上特に重要なメモリの ECC またはパリティ
    • 一部の内部バス インターコネクトの ECC とパリティ
    • CPU とオンチップ RAM の内蔵セルフテスト (BIST)
    • エラー ピン付きのエラー シグナリング モジュール (ESM)
    • ランタイム安全診断、電圧 / 温度 / クロックの監視、ウィンドウ付きウォッチドッグ タイマ、CRC エンジンによるメモリ整合性チェック
    • FFI (Freedom From Interference) 機能により SoC 全体から分離できる、専用 MCU ドメイン メモリ、インターフェイス、M4F コア
      • 独立したインターコネクト
      • ファイアウォールとタイムアウト ガスケット
      • 専用 PLL
      • 専用 I/O 電源
      • 独立したリセット

SoC アーキテクチャ：

  • UART、I2C、OSPI/QSPI フラッシュ、SPI フラッシュ、パラレル NOR フラッシュ、パラレル NAND フラッシュ、SD、eMMC、USB、PCIe、イーサネット インターフェイスからの 1 次ブートをサポート
  • 16nm FinFET テクノロジ

パッケージ オプション：

  • ALV：17.2mm × 17.2mm、0.8mm ピッチ、441 ピン BGA パッケージ
  • ANI: 17.2mm × 17.2mm、0.8mm ピッチ、441 ピン BGA パッケージ