JAJSL34J January   2021  – June 2026 AM6411 , AM6412 , AM6421 , AM6422 , AM6441 , AM6442

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 説明
    1. 3.1 機能ブロック図
  5. 4 デバイスの比較
    1. 4.1 関連製品
  6. 5 端子構成および機能
    1. 5.1 ピン配置図
    2. 5.2 ピン属性
      1.      11
      2.      12
    3. 5.3 信号の説明
      1.      14
      2. 5.3.1  ADC
        1. 5.3.1.1 メイン ドメイン
          1.        17
      3. 5.3.2  CPSW3G
        1. 5.3.2.1 メイン ドメイン
          1.        20
          2.        21
          3.        22
      4. 5.3.3  CPTS
        1. 5.3.3.1 メイン ドメイン
          1.        25
          2.        26
      5. 5.3.4  DDRSS
        1. 5.3.4.1 メイン ドメイン
          1.        29
      6. 5.3.5  ECAP
        1. 5.3.5.1 メイン ドメイン
          1.        32
          2.        33
          3.        34
      7. 5.3.6  エミュレーションおよびデバッグ
        1. 5.3.6.1 メイン ドメイン
          1.        37
        2. 5.3.6.2 マイコン ドメイン
          1.        39
      8. 5.3.7  EPWM
        1. 5.3.7.1 メイン ドメイン
          1.        42
          2.        43
          3.        44
          4.        45
          5.        46
          6.        47
          7.        48
          8.        49
          9.        50
          10.        51
      9. 5.3.8  EQEP
        1. 5.3.8.1 メイン ドメイン
          1.        54
          2.        55
          3.        56
      10. 5.3.9  FSI
        1. 5.3.9.1 メイン ドメイン
          1.        59
          2.        60
          3.        61
          4.        62
          5.        63
          6.        64
          7.        65
          8.        66
      11. 5.3.10 GPIO
        1. 5.3.10.1 メイン ドメイン
          1.        69
          2.        70
        2. 5.3.10.2 マイコン ドメイン
          1.        72
      12. 5.3.11 GPMC
        1. 5.3.11.1 メイン ドメイン
          1.        75
      13. 5.3.12 I2C
        1. 5.3.12.1 メイン ドメイン
          1.        78
          2.        79
          3.        80
          4.        81
        2. 5.3.12.2 マイコン ドメイン
          1.        83
          2.        84
      14. 5.3.13 MCAN
        1. 5.3.13.1 メイン ドメイン
          1.        87
          2.        88
      15. 5.3.14 MCSPI
        1. 5.3.14.1 メイン ドメイン
          1.        91
          2.        92
          3.        93
          4.        94
          5.        95
        2. 5.3.14.2 マイコン ドメイン
          1.        97
          2.        98
      16. 5.3.15 MDIO
        1. 5.3.15.1 メイン ドメイン
          1.        101
      17. 5.3.16 MMC
        1. 5.3.16.1 メイン ドメイン
          1.        104
          2.        105
      18. 5.3.17 OSPI
        1. 5.3.17.1 メイン ドメイン
          1.        108
      19. 5.3.18 電源
        1.       110
      20. 5.3.19 PRU_ICSSG
        1. 5.3.19.1 メイン ドメイン
          1.        113
          2.        114
      21. 5.3.20 予約済み
        1.       116
      22. 5.3.21 SERDES
        1. 5.3.21.1 メイン ドメイン
          1.        119
      23. 5.3.22 システム、その他
        1. 5.3.22.1 ブート モードの構成
          1. 5.3.22.1.1 メイン ドメイン
            1.         123
        2. 5.3.22.2 クロック
          1. 5.3.22.2.1 マイコン ドメイン
            1.         126
        3. 5.3.22.3 システム
          1. 5.3.22.3.1 メイン ドメイン
            1.         129
          2. 5.3.22.3.2 マイコン ドメイン
            1.         131
        4. 5.3.22.4 VMON
          1.        133
      24. 5.3.23 TIMER
        1. 5.3.23.1 メイン ドメイン
          1.        136
        2. 5.3.23.2 マイコン ドメイン
          1.        138
      25. 5.3.24 UART
        1. 5.3.24.1 メイン ドメイン
          1.        141
          2.        142
          3.        143
          4.        144
          5.        145
          6.        146
          7.        147
        2. 5.3.24.2 マイコン ドメイン
          1.        149
          2.        150
      26. 5.3.25 USB
        1. 5.3.25.1 メイン ドメイン
          1.        153
    4. 5.4 ピン接続要件
  7. 6 仕様
    1. 6.1  絶対最大定格
    2. 6.2  ESD 定格
    3. 6.3  電源投入時間 (POH)
    4. 6.4  推奨動作条件
    5. 6.5  動作性能ポイント
    6. 6.6  消費電力の概略
    7. 6.7  電気的特性
      1. 6.7.1  I2C オープン ドレインおよびフェイルセーフ (I2C OD FS) の電気的特性
      2. 6.7.2  フェイルセーフ リセット (FS RESET) の電気的特性
      3. 6.7.3  高周波発振器 (HFOSC) の電気的特性
      4. 6.7.4  eMMCPHY の電気的特性
      5. 6.7.5  SDIO の電気的特性
      6. 6.7.6  LVCMOS の電気的特性
      7. 6.7.7  ADC12B の電気的特性
      8. 6.7.8  USB2PHY の電気的特性
      9. 6.7.9  SerDes PHY の電気的特性
      10. 6.7.10 DDR の電気的特性
    8. 6.8  ワンタイム プログラマブル (OTP) eFuse の VPP 仕様
      1. 6.8.1 OTP eFuse プログラミングの推奨動作条件
      2. 6.8.2 ハードウェア要件
      3. 6.8.3 プログラミング シーケンス
      4. 6.8.4 ハードウェア保証への影響
    9. 6.9  熱抵抗特性
      1. 6.9.1 熱抵抗特性
    10. 6.10 温度センサの特性
    11. 6.11 タイミングおよびスイッチング特性
      1. 6.11.1 タイミング パラメータおよび情報
      2. 6.11.2 電源要件
        1. 6.11.2.1 電源スルーレートの要件
        2. 6.11.2.2 電源シーケンス
          1. 6.11.2.2.1 パワーアップ シーケンシング
          2. 6.11.2.2.2 パワーダウン シーケンス
      3. 6.11.3 システムのタイミング
        1. 6.11.3.1 リセット タイミング
        2. 6.11.3.2 安全信号タイミング
        3. 6.11.3.3 クロックのタイミング
      4. 6.11.4 クロック仕様
        1. 6.11.4.1 入力クロック / 発振器
          1. 6.11.4.1.1 MCU_OSC0 内部発振器クロック ソース
            1. 6.11.4.1.1.1 負荷容量
            2. 6.11.4.1.1.2 シャント容量
          2. 6.11.4.1.2 MCU_OSC0 LVCMOS デジタル クロック ソース
        2. 6.11.4.2 出力クロック
        3. 6.11.4.3 PLL
        4. 6.11.4.4 クロックおよび制御信号の遷移に関する推奨システム上の注意事項
      5. 6.11.5 ペリフェラル
        1. 6.11.5.1  CPSW3G
          1. 6.11.5.1.1 CPSW3G MDIO のタイミング
          2. 6.11.5.1.2 CPSW3G RMII のタイミング
          3. 6.11.5.1.3 CPSW3G RGMII のタイミング
          4. 6.11.5.1.4 CPSW3G IOSET
        2. 6.11.5.2  DDRSS
        3. 6.11.5.3  ECAP
        4. 6.11.5.4  EPWM
        5. 6.11.5.5  EQEP
        6. 6.11.5.6  FSI
        7. 6.11.5.7  GPIO
        8. 6.11.5.8  GPMC
          1. 6.11.5.8.1 GPMC および NOR フラッシュ — 同期モード
          2. 6.11.5.8.2 GPMC および NOR フラッシュ — 非同期モード
          3. 6.11.5.8.3 GPMC および NAND フラッシュ — 非同期モード
          4. 6.11.5.8.4 GPMC0 の IOSET
        9. 6.11.5.9  I2C
        10. 6.11.5.10 MCAN
        11. 6.11.5.11 MCSPI
          1. 6.11.5.11.1 MCSPI — コントローラ モード
          2. 6.11.5.11.2 MCSPI — ペリフェラル モード
        12. 6.11.5.12 MMCSD
          1. 6.11.5.12.1 MMC0 - eMMC インターフェイス
            1. 6.11.5.12.1.1 レガシー SDR モード
            2. 6.11.5.12.1.2 ハイスピード SDR モード
            3. 6.11.5.12.1.3 ハイスピード DDR モード
            4. 6.11.5.12.1.4 HS200 モード
          2. 6.11.5.12.2 MMC1 - SD/SDIO インターフェイス
            1. 6.11.5.12.2.1 デフォルト速度モード
            2. 6.11.5.12.2.2 ハイスピード モード
            3. 6.11.5.12.2.3 UHS–I SDR12 モード
            4. 6.11.5.12.2.4 UHS–I SDR25 モード
            5. 6.11.5.12.2.5 UHS–I SDR50 モード
            6. 6.11.5.12.2.6 UHS–I DDR50 モード
            7. 6.11.5.12.2.7 UHS–I SDR104 モード
        13. 6.11.5.13 CPTS
        14. 6.11.5.14 OSPI
          1. 6.11.5.14.1 OSPI0 PHY モード
            1. 6.11.5.14.1.1 PHY データ トレーニング付き OSPI0
            2. 6.11.5.14.1.2 データ トレーニングなし OSPI0
              1. 6.11.5.14.1.2.1 OSPI0 PHY SDR のタイミング
              2. 6.11.5.14.1.2.2 OSPI0 PHY DDR のタイミング
          2. 6.11.5.14.2 OSPI0 タップ モード
            1. 6.11.5.14.2.1 OSPI0 タップ SDR のタイミング
            2. 6.11.5.14.2.2 OSPI0 タップ DDR のタイミング
        15. 6.11.5.15 PCIe
        16. 6.11.5.16 PRU_ICSSG
          1. 6.11.5.16.1 PRU_ICSSG プログラマブル リアルタイム ユニット (PRU)
            1. 6.11.5.16.1.1 PRU_ICSSG PRU 直接出力モードのタイミング
            2. 6.11.5.16.1.2 PRU_ICSSG PRU パラレル キャプチャ モードのタイミング
            3. 6.11.5.16.1.3 PRU_ICSSG PRU のシフト モードのタイミング
            4. 6.11.5.16.1.4 PRU_ICSSG PRU シグマ デルタおよびペリフェラル インターフェイス
              1. 6.11.5.16.1.4.1 PRU_ICSSG PRU シグマ デルタおよびペリフェラル インターフェイスのタイミング
          2. 6.11.5.16.2 PRU_ICSSG パルス幅変調(PWM)
            1. 6.11.5.16.2.1 PRU_ICSSG PWM のタイミング
          3. 6.11.5.16.3 PRU_ICSSG 産業用イーサネット ペリフェラル (IEP)
            1. 6.11.5.16.3.1 PRU_ICSSG IEP のタイミング
          4. 6.11.5.16.4 PRU_ICSSG UART (Universal Asynchronous Receiver/Transmitter)
            1. 6.11.5.16.4.1 PRU_ICSSG UART のタイミング
          5. 6.11.5.16.5 PRU_ICSSG 拡張キャプチャ ペリフェラル (ECAP)
            1. 6.11.5.16.5.1 PRU_ICSSG ECAP のタイミング
          6. 6.11.5.16.6 PRU_ICSSG RGMII、MII_RT、スイッチ
            1. 6.11.5.16.6.1 PRU_ICSSG MDIO のタイミング
            2. 6.11.5.16.6.2 PRU_ICSSG MII のタイミング
            3. 6.11.5.16.6.3 PRU_ICSSG RGMII のタイミング
        17. 6.11.5.17 タイマ
        18. 6.11.5.18 UART
        19. 6.11.5.19 USB
      6. 6.11.6 エミュレーションおよびデバッグ
        1. 6.11.6.1 トレース
        2. 6.11.6.2 JTAG
  8. 7 詳細説明
    1. 7.1 概要
    2. 7.2 プロセッサ サブシステム
      1. 7.2.1 Arm Cortex-A53 サブシステム
      2. 7.2.2 Arm Cortex-R5F サブシステム (R5FSS)
      3. 7.2.3 Arm Cortex-M4F (M4FSS)
    3. 7.3 アクセラレータとコプロセッサ
      1. 7.3.1 プログラマブル リアルタイム ユニット サブシステムおよび産業用通信サブシステム (PRU_ICSSG)
    4. 7.4 その他のサブシステム
      1. 7.4.1 PDMA コントローラ
      2. 7.4.2 ペリフェラル
        1. 7.4.2.1  ADC
        2. 7.4.2.2  DCC
        3. 7.4.2.3  デュアル データ レート (DDR) 外部メモリ インターフェイス (DDRSS)
        4. 7.4.2.4  ECAP
        5. 7.4.2.5  EPWM
        6. 7.4.2.6  ELM
        7. 7.4.2.7  ESM
        8. 7.4.2.8  GPIO
        9. 7.4.2.9  EQEP
        10. 7.4.2.10 汎用メモリ コントローラ (GPMC)
        11. 7.4.2.11 I2C
        12. 7.4.2.12 MCAN
        13. 7.4.2.13 MCRC (エアコン) コントローラ
        14. 7.4.2.14 MCSPI
        15. 7.4.2.15 MMCSD
        16. 7.4.2.16 OSPI
        17. 7.4.2.17 PCIe (Peripheral Component Interconnect Express)
        18. 7.4.2.18 シリアライザ / デシリアライザ (SerDes) PHY
        19. 7.4.2.19 リアルタイム割り込み (RTI/WWDT)
        20. 7.4.2.20 デュアル モード タイマ (DMTIMER)
        21. 7.4.2.21 UART
        22. 7.4.2.22 ユニバーサル シリアル バス サブシステム (USBSS)
  9. 8 アプリケーション、実装、およびレイアウト
    1. 8.1 デバイスの接続およびレイアウトの基礎
      1. 8.1.1 電源
        1. 8.1.1.1 電源の設計
        2. 8.1.1.2 電源供給回路の実装ガイド
      2. 8.1.2 外部発振器
      3. 8.1.3 JTAG、EMU、およびトレース
      4. 8.1.4 未使用のピン
    2. 8.2 ペリフェラルおよびインターフェイス固有の設計情報
      1. 8.2.1 DDR 基板の設計およびレイアウトのガイドライン
      2. 8.2.2 OSPI/QSPI/SPI 基板の設計およびレイアウトのガイドライン
        1. 8.2.2.1 ループバックなし、内部 PHY ループバックおよび内部パッド ループバック
        2. 8.2.2.2 外部ボードのループバック
        3. 8.2.2.3 DQS (オクタル SPI デバイスでのみ使用可能)
      3. 8.2.3 USB VBUS 設計ガイドライン
      4. 8.2.4 システム電源監視設計ガイドライン
      5. 8.2.5 高速差動信号のルーティング ガイド
      6. 8.2.6 熱ソリューション ガイダンス
    3. 8.3 クロック配線のガイドライン
      1. 8.3.1 発振器の配線
  10. 9 デバイスおよびドキュメントのサポート
    1. 9.1 デバイスの命名規則
      1. 9.1.1 標準パッケージの記号化
      2. 9.1.2 デバイスの命名規則
    2. 9.2 ツールとソフトウェア
    3. 9.3 ドキュメントのサポート
    4. 9.4 サポート・リソース
    5. 9.5 商標
    6. 9.6 静電気放電に関する注意事項
    7. 9.7 用語集
  11. 10改訂履歴
  12. 11メカニカル、パッケージ、および注文情報
    1. 11.1 パッケージ情報

パッケージ・オプション

デバイスごとのパッケージ図は、PDF版データシートをご参照ください。

メカニカル・データ（パッケージ｜ピン）
  • ALV|441
サーマルパッド・メカニカル・データ
発注情報

6.5 動作性能ポイント

このセクションでは、デバイスの動作条件について説明します。また、プロセッサ クロックとデバイス コア クロックの各動作性能の特長 (OPP) についても説明します。

表 6-1 に、デバイスの速度グレードごとにサポートされる最大周波数を示します。

表 6-1 速度グレードの最大周波数
デバイス 最大周波数 (MHz)
速度
グレード		 VDD_CORE (V)(1) A53SS R5FSS M4FSS CBASS0 ICSSG DMSC-L DDR4(2) LPDDR4(2)
AM64x S 0.75/0.85 1000 800 400 250 333 250 800
(DDR-1600)		 800
(LPDDR-1600)
AM64x K 0.75/0.85 800 400 400 250 333 250 800
(DDR-1600)		 800
(LPDDR-1600)
(1) 公称動作電圧 (「推奨動作条件」を参照)。
(2) 最大 DDR 周波数は、システムで使用されている特定のメモリ タイプ (ベンダ) と PCB 実装に基づいて制限されます。最大 DDR 周波数を実現するための適切な PCB 実装については、『AM64x\AM243x DDR 基板の設計およびレイアウトのガイドライン』を参照してください。