JAJSNT9J March   1998  – October 2022 CD54HC112 , CD54HCT112 , CD74HC112 , CD74HCT112

PRODMIX  

  1. 特長
  2. 概要
  3. Revision History
  4. Pin Configuration and Functions
  5. Specifications
    1. 5.1 Absolute Maximum Ratings
    2. 5.2 Recommended Operating Conditions
    3. 5.3 Thermal Information
    4. 5.4 Electrical Characteristics
    5. 5.5 Prerequisite for Switching Characteristics
    6. 5.6 Switching Characteristics
  6. Parameter Measurement Information
  7. Detailed Description
    1. 7.1 Overview
    2. 7.2 Functional Block Diagram
    3. 7.3 Device Functional Modes
  8. Power Supply Recommendations
  9. Layout
    1. 9.1 Layout Guidelines
  10. 10Device and Documentation Support
    1. 10.1 Receiving Notification of Documentation Updates
    2. 10.2 サポート・リソース
    3. 10.3 Trademarks
    4. 10.4 Electrostatic Discharge Caution
    5. 10.5 Glossary
  11. 11Mechanical, Packaging, and Orderable Information

パッケージ・オプション

デバイスごとのパッケージ図は、PDF版データシートをご参照ください。

メカニカル・データ(パッケージ|ピン)
  • J|16
サーマルパッド・メカニカル・データ
発注情報

概要

’HC112 および ’HCT112 はシリコンゲート CMOS 技術を使用して、LSTTL 部品と同等の動作速度を実現しています。これらのデバイスは、標準 CMOS IC の低消費電力と、10 個の LSTTL 負荷に耐える駆動能力とを合わせ持っています。

これらのフリップ・フロップは、独立した J、K、PRECLR、クロック入力と Q および Q の各出力を備えています。これらは、クロック・パルスが負方向に遷移する時に状態が変化します。PRECLR は、低レベル入力によって非同期で行われます。

HCT ロジック・ファミリの機能およびピン配置は、標準の LS ロジック・ファミリと互換です。

パッケージ情報
部品番号 パッケージ (1) 本体サイズ (公称)
CD54HC112F3A CDIP (16) 24.38mm × 6.92mm
CD74HC112M96 SOIC (16) 9.90mm × 3.90mm
CD74HC112E PDIP (16) 19.31mm × 6.35mm
CD74HCT112E PDIP (16) 19.31mm × 6.35mm
CD74HC112NSR SO (16) 6.20mm × 5.30mm
CD74HC112PW TSSOP (16) 5.00mm × 4.40mm
利用可能なパッケージについては、このデータシートの末尾にある注文情報を参照してください。
GUID-20211207-SS0I-QX8P-VJVG-RT3XNL8JCSFM-low.gif機能ダイアグラム