5 ピン構成および機能

RX_D3
RX_M

受信データ：ケーブルで受信されたシンボルはデコードされ、RX_CLK の立ち上がりエッジに同期してこれらのピンから送信されます。RX_DV がアサートされている間のみ有効なデータを含みます。MII および RGMII モードでは、データ ニブル RX_D[3:0] を出力します。RMII モードでは 2 ビット RX_D[1:0] を出力します。RMII モードでは、RX_D[3:2] は使用されません。

PHY が RMII リーダー モードにブートストラップされている場合、50MHz クロック基準が RX_D3 に自動的に出力されます。このクロックは MAC に入力する必要があります。

RX_M/RX_P：差動 SGMII データ出力。これらのピンは PHY から MAC にデータを送信します。

RX_D2
RX_P

RX_D1

RX_D0

受信クロック：MII および RGMII モードでは、受信クロックから 25MHz 基準クロックが供給されます。

RMII および SGMII モードでは未使用

受信エラー：MII および RMII モードでは、このピンは受信パケット内で受信エラー シンボルが検出されたことを示します。MII モードでは、RX_CLK の立ち上がりエッジに同期して、RX_ER が High にアサートされます。RMII モードでは、基準クロックの立ち上がりエッジに同期して、RX_ER が High にアサートされます。PHY は受信エラーの際にデータを自動的に破損するため、MII または RMII では MAC がこのピンを使用する必要はありません。

RGMII および SGMII モードでは未使用

受信データ有効：MII モードでは、このピンは RX_D[3:0] 上に有効なデータが出力されていることを示します。

キャリア センス データ有効：このピンは、キャリア検出とデータ有効を 1 本の非同期信号にまとめて示します。RMII モードでは、CRS_DV がアサートされているときに RX_D[1:0] にデータが出力されます。

RGMII 受信制御：受信制御は、受信データ有効表示と受信エラー表示を 1 つの信号に統合したものです。RX_DV は RX_CLK の立ち上がりエッジに示され、RX_ER は RX_CLK の立ち下がりエッジに示されます。

このピンを RX_DV として構成するにはレジスタ 0x0551 = 0x0000 を設定し、このピンを CRS_DV としてプログラムするにはレジスタ 0x0551 = 0x0010 (デフォルト) を設定します。

SGMII モードでは未使用

送信クロック：MII モードでは、送信クロックは 25MHz 出力 (50Ω ドライバ) で、基準クロックを基準とする位相は一定です。RGMII モードでは、このクロックが MAC 層から PHY へ入力されます。25MHz クロックを供給する必要があります (同期 RGMII が有効化されない限り、リファレンス クロックに対して一定の位相を持つ必要はありません)。

RMII および SGMII モードでは未使用

送信イネーブル：MII モードでは、送信イネーブルは送信クロックの立ち上がりエッジより前に提示されます。TX_EN は、TX_D[3:0] に有効なデータ入力が存在することを示します。RMII モードでは、送信イネーブルは送信クロックの立ち上がりエッジより前に提示されます。TX_EN は、TX_D[1:0] に有効なデータ入力が存在することを示します。

RGMII 送信制御：送信制御は、送信イネーブルと送信エラー表示を 1 つの信号に統合したものです。TX_EN は TX_CLK の立ち上がりエッジの前に示され、TX_ER は TX_CLK の立ち下がりエッジより前に示されます。

SGMII モードでは未使用

送信データ：MII および RGMII モードでは、送信データ ニブル TX_D[3:0] を、TX_CLK の立ち上がりエッジより前に MAC から受信します。RMII モードでは、TX_D[1:0] を基準クロックの立ち上がりエッジより前に MAC から受信します。RMII モードでは TX_D[3:2] は使用しません。

TX_M/TX_P：差動 SGMII データ入力。これらのピンは、MAC から PHY に送信されたデータを受信します。

TX_D1
TX_P

TX_D0
TX_M

管理データ クロック：MDIO シリアル マネージメント入力および出力データに同期したクロック。このクロックは、MAC の送信クロックおよび受信クロックと非同期にすることができます。

管理データ入出力 (Management Data Input/Output)：管理ステーションまたは PHY から出力される可能性がある双方向管理データ信号。このピンはプルアップ抵抗を必要とします。同一の MDIO-MDC バスを複数の PHY で共有するシステムでは、MDIO ラインに 1 本だけプルアップ抵抗を使用する必要があります。

2.2kΩ と 9kΩ の間に抵抗を使用することを推奨します。

Open Alliance 準拠に合格するには MDIO/MDC へのアクセスが必要です。セクション 7.3.2 を参照してください。

割り込み：アクティブ Low 出力。割り込み条件が発生すると、Low にアサートされます。このピンは弱いプルアップを内蔵しています。各種割り込みトリガを有効化するには、レジスタ アクセスが必要です。割り込みイベント フラグが一度セットされると、その割り込みイベントをクリアするためにもレジスタ アクセスが必要になります。このピンは、レジスタ 0x0011 を用いてアクティブ High 出力として構成することもできます。

レジスタ 12 ～ 13 の割り込みステータスは、INT_N が LOW のときにのみ読み取ることを推奨します。また、このピンをパワーダウン制御ピンとして動作させることもでき、その場合は本ピンを low にアサートすると PHY をパワーダウン モードにし、high にアサートすると PHY を通常モードに戻します。この機能は、レジスタ 0x0011 によって有効化できます。

リセット：アクティブ LOW 入力で、PHY を初期化または再初期化します。このピンを 1μs 以上 Low にアサートすると、リセット プロセスが強制的に開始されます。すべての内部レジスタは、「レジスタ マップ」セクションで各ビットに対して指定されたデフォルト状態に再初期化されます。リセットのデアサート時に、すべてのブートストラップ ピンが再サンプリングされます。

WAKE：アクティブ HIGH 入力であり、PHY を TC-10 スリープからウェークアップします。電源投入時にこのピンを HIGH にアサートすると、PHY がスリープ状態になることを防ぎます。TC-10 回路を実装する場合は、誤ってウェークアップしてしまうことを防ぐため、10kΩ の外付けプルダウン抵抗を使用できます。このピンを VSLEEP に直接接続することで、本デバイスをウェークアップできます。

INH：アクティブ HIGH 出力です。PHY が TC-10 スリープのとき、このピンは ハイ インピーダンスになります。このピンは、その他のすべての PHY 状態では HIGH になります。TC-10 回路を実装する場合は、外付け 2kΩ ~ 10kΩ プルダウン抵抗を使用する必要があります。複数のデバイスが INH ピンを共有している場合は、プルダウン抵抗を 1 本だけ使用します。

基準クロック入力 (RMII)：RMII フォロワ モードで基準クロックとして 50MHz CMOS レベル発振器を入力します。RMII リーダー モードは、25MHz の水晶または発振器を基準クロックとして入力します。

基準クロック入力 (その他の MAC インターフェイス)：25MHz の水晶または発振器を基準クロック入力として使用します。本デバイスは、外付け水晶振動子 (ピン XI とピン XO の間に接続) と外付け CMOS レベル発振器 (ピン XI のみに接続、XO は浮動) のどちらにも対応しています。

基準クロック出力：XO ピンは水晶振動子の場合にのみ使用されます。CMOS レベル発振器を XI に接続する場合、このピンを浮動にする必要があります。

クロック出力：50MHz である RMII フォロワを除くすべてのモードでの 25MHz 基準クロック。このピンは、レジスタ設定により LED または GPIO として使用できます。clkout ピンでのスイッチングを無効にするには、レジスタ <0x045F>=0x000F およびレジスタ <0x0453>=0x0003 をプログラムします。

差動送信および受信：100BASE-T1 動作用に構成された双方向差動信号。IEEE 802.3bw 準拠。