JAJSII9F April   2020  – June 2026 DRA821U , DRA821U-Q1

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 説明
    1. 3.1 機能ブロック図
  5. 4 デバイスの比較
    1. 4.1 関連製品
  6. 5 端子構成および機能
    1. 5.1 ピン配置図
    2. 5.2 ピン属性
    3. 5.3 信号の説明
      1. 5.3.1  ADC
        1. 5.3.1.1 MCU ドメイン
      2. 5.3.2  DDRSS
        1. 5.3.2.1 メイン ドメイン
        2. 5.3.2.2 DDRSS へのマッピング
      3. 5.3.3  GPIO
        1. 5.3.3.1 メイン ドメイン
        2. 5.3.3.2 WKUP ドメイン
      4. 5.3.4  I2C
        1. 5.3.4.1 メイン ドメイン
        2. 5.3.4.2 MCU ドメイン
        3. 5.3.4.3 WKUP ドメイン
      5. 5.3.5  I3C
        1. 5.3.5.1 メイン ドメイン
        2. 5.3.5.2 MCU ドメイン
      6. 5.3.6  MCAN
        1. 5.3.6.1 メイン ドメイン
        2. 5.3.6.2 マイコン ドメイン
      7. 5.3.7  MCSPI
        1. 5.3.7.1 メイン ドメイン
        2. 5.3.7.2 MCU ドメイン
      8. 5.3.8  UART
        1. 5.3.8.1 メイン ドメイン
        2. 5.3.8.2 MCU ドメイン
        3. 5.3.8.3 WKUP ドメイン
      9. 5.3.9  MDIO
        1. 5.3.9.1 マイコン ドメイン
        2. 5.3.9.2 メイン ドメイン
      10. 5.3.10 CPSW2G
        1. 5.3.10.1 MCU ドメイン
      11. 5.3.11 CPSW5G
        1. 5.3.11.1 メイン ドメイン
      12. 5.3.12 ECAP
        1. 5.3.12.1 メイン ドメイン
      13. 5.3.13 EQEP
        1. 5.3.13.1 メイン ドメイン
      14. 5.3.14 EPWM
        1. 5.3.14.1 メイン ドメイン
      15. 5.3.15 USB
        1. 5.3.15.1 メイン ドメイン
      16. 5.3.16 SERDES
        1. 5.3.16.1 メイン ドメイン
      17. 5.3.17 OSPI
        1. 5.3.17.1 マイコン ドメイン
      18. 5.3.18 Hyperbus
        1. 5.3.18.1 MCU ドメイン
      19. 5.3.19 GPMC
        1. 5.3.19.1 メイン ドメイン
      20. 5.3.20 MMC
        1. 5.3.20.1 メイン ドメイン
      21. 5.3.21 CPTS
        1. 5.3.21.1 メイン ドメイン
        2. 5.3.21.2 MCU ドメイン
      22. 5.3.22 MCASP
        1. 5.3.22.1 メイン ドメイン
      23. 5.3.23 DMTIMER
        1. 5.3.23.1 メイン ドメイン
        2. 5.3.23.2 MCU ドメイン
      24. 5.3.24 エミュレーションおよびデバッグ
        1. 5.3.24.1 メイン ドメイン
      25. 5.3.25 システム、その他
        1. 5.3.25.1 ブート モードの構成
          1. 5.3.25.1.1 メイン ドメイン
          2. 5.3.25.1.2 MCU ドメイン
        2. 5.3.25.2 クロック
          1. 5.3.25.2.1 メイン ドメイン
          2. 5.3.25.2.2 WKUP ドメイン
        3. 5.3.25.3 システム
          1. 5.3.25.3.1 メイン ドメイン
          2. 5.3.25.3.2 WKUP ドメイン
          3. 5.3.25.3.3 VMON
        4. 5.3.25.4 EFUSE
      26. 5.3.26 電源
    4. 5.4 ピン多重化
    5. 5.5 未使用ピンの接続
  7. 6 仕様
    1. 6.1  絶対最大定格
    2. 6.2  ESD 定格
    3. 6.3  推奨動作条件
    4. 6.4  電源投入時間 (POH)
    5. 6.5  動作性能ポイント
    6. 6.6  電気的特性
      1. 6.6.1  I2C オープン ドレイン フェイルセーフ (I2C OD FS) の電気的特性
      2. 6.6.2  フェイルセーフ リセット (FS Reset) の電気的特性
      3. 6.6.3  HFOSC の電気的特性
      4. 6.6.4  eMMCPHY の電気的特性
      5. 6.6.5  SDIO の電気的特性
      6. 6.6.6  ADC12BT の電気的特性
      7. 6.6.7  LVCMOS の電気的特性
      8. 6.6.8  USB2PHY の電気的特性
      9. 6.6.9  SERDES の電気的特性
      10. 6.6.10 DDR の電気的特性
    7. 6.7  ワンタイム プログラマブル (OTP) eFuse の VPP 仕様
      1. 6.7.1 OTP eFuse プログラミングの推奨動作条件
      2. 6.7.2 ハードウェア要件
      3. 6.7.3 プログラミング シーケンス
      4. 6.7.4 ハードウェア保証への影響
    8. 6.8  熱抵抗特性
      1. 6.8.1 熱抵抗特性
    9. 6.9  温度センサの特性
    10. 6.10 タイミングおよびスイッチング特性
      1. 6.10.1 タイミング パラメータおよび情報
      2. 6.10.2 電源シーケンス
        1. 6.10.2.1  電源スルーレートの要件
        2. 6.10.2.2  MCU およびメイン ドメインの結合パワーアップ シーケンシング
        3. 6.10.2.3  MCU とメイン ドメインの結合パワーダウン シーケンス - オプション 1
        4. 6.10.2.4  MCU とメイン ドメインの結合パワーダウン シーケンス - オプション 2
        5. 6.10.2.5  MCU およびメイン ドメインが独立している場合のパワーアップ シーケンシング
        6. 6.10.2.6  MCU およびメイン ドメインが独立している場合のパワーダウン シーケンシング - オプション 1
        7. 6.10.2.7  MCU およびメイン ドメインが独立している場合のパワーダウン シーケンシング - オプション 2
        8. 6.10.2.8  独立した MCU およびメイン ドメイン、MCUのみ状態への移行および復帰シーケンス
        9. 6.10.2.9  独立した MCU およびメイン ドメイン、DDR 保持状態への移行および復帰
        10. 6.10.2.10 独立した MCU とメイン ドメイン、GPIO 保持への移行および復帰シーケンス
      3. 6.10.3 システムのタイミング
        1. 6.10.3.1 リセット タイミング
        2. 6.10.3.2 安全信号タイミング
        3. 6.10.3.3 クロックのタイミング
      4. 6.10.4 クロックの仕様
        1. 6.10.4.1 入力クロック / 発振器
          1. 6.10.4.1.1 WKUP_OSC0 内部発振器クロック ソース
            1. 6.10.4.1.1.1 負荷容量
            2. 6.10.4.1.1.2 シャント容量
          2. 6.10.4.1.2 WKUP_OSC0 LVCMOS デジタル クロック ソース
          3. 6.10.4.1.3 補助 OSC1 内部発振器クロック ソース
            1. 6.10.4.1.3.1 負荷容量
            2. 6.10.4.1.3.2 シャント容量
          4. 6.10.4.1.4 補助 OSC1 LVCMOS デジタル クロック ソース
          5. 6.10.4.1.5 補助 OSC1 未使用
          6. 6.10.4.1.6 WKUP_LF_CLKIN 内部発振器クロック ソース
          7. 6.10.4.1.7 WKUP_LF_CLKIN を使用しない場合
        2. 6.10.4.2 出力クロック
        3. 6.10.4.3 PLL
        4. 6.10.4.4 クロックと制御信号の推奨遷移動作
        5. 6.10.4.5 インターフェイス クロックの仕様
          1. 6.10.4.5.1 インターフェイス クロックに関する用語
          2. 6.10.4.5.2 インターフェイスクロック周波数
      5. 6.10.5 ペリフェラル
        1. 6.10.5.1  ATL
          1. 6.10.5.1.1 ATL_PCLK のタイミング要件
          2. 6.10.5.1.2 ATL_AWS[x] のタイミング要件
          3. 6.10.5.1.3 ATL_BWS[x] のタイミング要件
          4. 6.10.5.1.4 ATCLK[x] のスイッチング特性
        2. 6.10.5.2  CPSW2G
          1. 6.10.5.2.1 CPSW2G RMII のタイミング
            1. 6.10.5.2.1.1 RMII[x]_REFCLK のタイミング要件 – RMII モード
            2. 6.10.5.2.1.2 RMII[x]_RXD[1:0]、RMII[x]_CRS_DV、RMII[x]_RXER のタイミング要件 - RMII モード
            3. 6.10.5.2.1.3 RMII[x]_TXD[1:0] および RMII[x]_TXEN のスイッチング特性 – RMII モード
          2. 6.10.5.2.2 CPSW2G RGMII のタイミング
            1. 6.10.5.2.2.1 RGMII[x]_RCLK のタイミング要件 - RGMII モード
            2. 6.10.5.2.2.2 RGMII[x]_RD[3:0]、RGMII[x]_RCTL のタイミング要件 – RGMII モード
            3. 6.10.5.2.2.3 RGMII[x]_TCLK のスイッチング特性 – RGMII モード
            4. 6.10.5.2.2.4 RGMII[x]_TD[3:0] および RGMII[x]_TCTL のスイッチング特性 – RGMII モード
        3. 6.10.5.3  CPSW5G
          1. 6.10.5.3.1 CPSW5G MDIO インターフェイスのタイミング
          2. 6.10.5.3.2 CPSW5G RMII のタイミング
            1. 6.10.5.3.2.1 RMII[x]_REFCLK のタイミング要件 – RMII モード
            2. 6.10.5.3.2.2 RMII[x]_RXD[1:0]、RMII[x]_CRS_DV、RMII[x]_RXER のタイミング要件 - RMII モード
            3. 6.10.5.3.2.3 RMII[x]_TXD[1:0] および RMII[x]_TXEN のスイッチング特性 – RMII モード
          3. 6.10.5.3.3 CPSW5G RGMII のタイミング
            1. 6.10.5.3.3.1 RGMII[x]_RCLK のタイミング要件 - RGMII モード
            2. 6.10.5.3.3.2 RGMII[x]_RD[3:0]、RGMII[x]_RCTL のタイミング要件 – RGMII モード
            3. 6.10.5.3.3.3 RGMII[x]_TCLK のスイッチング特性 – RGMII モード
            4. 6.10.5.3.3.4 RGMII[x]_TD[3:0] および RGMII[x]_TCTL のスイッチング特性 – RGMII モード
        4. 6.10.5.4  DDRSS
        5. 6.10.5.5  ECAP
          1. 6.10.5.5.1 ECAP のタイミング要件
          2. 6.10.5.5.2 ECAP のスイッチング特性
        6. 6.10.5.6  EPWM
          1. 6.10.5.6.1 EPWM のタイミング要件
          2. 6.10.5.6.2 EPWM のスイッチング特性
        7. 6.10.5.7  EQEP
          1. 6.10.5.7.1 EQEP のタイミング要件
          2. 6.10.5.7.2 EQEP のスイッチング特性
        8. 6.10.5.8  GPIO
        9. 6.10.5.9  GPMC
          1. 6.10.5.9.1 GPMC および NOR フラッシュ — 同期モード
            1. 6.10.5.9.1.1 GPMC および NOR フラッシュのタイミング要件 — 同期モード
            2. 6.10.5.9.1.2 GPMC および NOR フラッシュのスイッチング特性 - 同期モード
          2. 6.10.5.9.2 GPMC および NOR フラッシュ — 非同期モード
            1. 6.10.5.9.2.1 GPMC および NOR フラッシュのタイミング要件 – 非同期モード
            2. 6.10.5.9.2.2 GPMC および NOR フラッシュのスイッチング特性 – 非同期モード
          3. 6.10.5.9.3 GPMC および NAND フラッシュ — 非同期モード
            1. 6.10.5.9.3.1 GPMC および NAND フラッシュのタイミング要件 – 非同期モード
            2. 6.10.5.9.3.2 GPMC および NAND フラッシュのスイッチング特性 – 非同期モード
        10. 6.10.5.10 HyperBus
          1. 6.10.5.10.1 HyperBus 初期化のタイミング要件
          2. 6.10.5.10.2 HyperBus 166 MHz のスイッチング特性
          3. 6.10.5.10.3 HyperBus 100 MHz のスイッチング特性
        11. 6.10.5.11 I2C
        12. 6.10.5.12 I3C
        13. 6.10.5.13 MCAN
        14. 6.10.5.14 MCASP
          1. 6.10.5.14.1 MCASP のタイミング要件
        15. 6.10.5.15 MCSPI
          1. 6.10.5.15.1 MCSPI — コントローラ モード
          2. 6.10.5.15.2 MCSPI — ペリフェラル モード
        16. 6.10.5.16 eMMC/SD/SDIO
          1. 6.10.5.16.1 MMCSD0 - eMMC インターフェイス
            1. 6.10.5.16.1.1 レガシー SDR モード
            2. 6.10.5.16.1.2 高速 SDR モード
            3. 6.10.5.16.1.3 高速 DDR モード
            4. 6.10.5.16.1.4 HS200 モード
            5. 6.10.5.16.1.5 HS400 モード
          2. 6.10.5.16.2 MMCSDi — MMCSD1 — SD/SDIO インターフェイス
            1. 6.10.5.16.2.1 デフォルトの速度モード
            2. 6.10.5.16.2.2 高速モード
            3. 6.10.5.16.2.3 UHS–I SDR12 モード
            4. 6.10.5.16.2.4 UHS–I SDR25 モード
            5. 6.10.5.16.2.5 UHS–I SDR50 モード
            6. 6.10.5.16.2.6 UHS–I DDR50 モード
            7. 6.10.5.16.2.7 UHS–I SDR104 モード
        17. 6.10.5.17 NAVSS
          1. 6.10.5.17.1 CPTS 入力のタイミング要件
          2. 6.10.5.17.2 CPTS 出力のスイッチング特性
        18. 6.10.5.18 OSPI
          1. 6.10.5.18.1 データ トレーニングを伴う OSPI
            1. 6.10.5.18.1.1 OSPI のスイッチング特性 – データ トレーニング
          2. 6.10.5.18.2 データ トレーニングなし OSPI
            1. 6.10.5.18.2.1 OSPI のスイッチング特性 – DDR モード
            2. 6.10.5.18.2.2 OSPI のスイッチング特性 – SDR モード
            3. 6.10.5.18.2.3 OSPI のタイミング要件 – DDR モード
            4. 6.10.5.18.2.4 OSPI のタイミング要件 – SDR モード
        19. 6.10.5.19 PCIE
        20. 6.10.5.20 タイマ
          1. 6.10.5.20.1 タイマのタイミング要件
          2. 6.10.5.20.2 タイマのスイッチング特性
        21. 6.10.5.21 UART
          1. 6.10.5.21.1 UART のタイミング要件
          2. 6.10.5.21.2 UART スイッチング特性
        22. 6.10.5.22 USB
      6. 6.10.6 エミュレーションおよびデバッグ
        1. 6.10.6.1 デバッグ トレース
        2. 6.10.6.2 IEEE 1149.1 規格 – テスト用アクセスポート (JTAG)
          1. 6.10.6.2.1 JTAG の電気的データおよびタイミング
            1. 6.10.6.2.1.1 IEEE 1149.1 JTAG のタイミング要件
            2. 6.10.6.2.1.2 IEEE 1149.1 JTAG の推奨動作条件に対するスイッチング特性
  8. 7 詳細説明
    1. 7.1 概要
    2. 7.2 プロセッサ サブシステム
      1. 7.2.1 ARM Cortex-A72
      2. 7.2.2 ARM Cortex-R5F
    3. 7.3 その他のサブシステム
      1. 7.3.1 MSMC
      2. 7.3.2 NAVSS
        1. 7.3.2.1 NAVSS0
        2. 7.3.2.2 MCU_NAVSS
      3. 7.3.3 PDMA コントローラ
      4. 7.3.4 ペリフェラル
        1. 7.3.4.1  ADC
        2. 7.3.4.2  ATL
        3. 7.3.4.3  CPSW2G
        4. 7.3.4.4  CPSW5G
        5. 7.3.4.5  DCC
        6. 7.3.4.6  DDRSS
        7. 7.3.4.7  ECAP
        8. 7.3.4.8  EPWM
        9. 7.3.4.9  ELM
        10. 7.3.4.10 ESM
        11. 7.3.4.11 EQEP
        12. 7.3.4.12 GPIO
        13. 7.3.4.13 GPMC
        14. 7.3.4.14 Hyperbus
        15. 7.3.4.15 I2C
        16. 7.3.4.16 I3C
        17. 7.3.4.17 MCAN
        18. 7.3.4.18 MCASP
        19. 7.3.4.19 MCRC コントローラ
        20. 7.3.4.20 MCSPI
        21. 7.3.4.21 MMC/SD
        22. 7.3.4.22 OSPI
        23. 7.3.4.23 PCIE
        24. 7.3.4.24 SerDes
        25. 7.3.4.25 WWDT
        26. 7.3.4.26 タイマ
        27. 7.3.4.27 UART
        28. 7.3.4.28 USB
  9. 8 アプリケーション、実装、およびレイアウト
    1. 8.1 電源マッピング
    2. 8.2 デバイスの接続およびレイアウトの基礎
      1. 8.2.1 電源のデカップリングおよび バルク コンデンサ
        1. 8.2.1.1 電源供給回路の実装ガイド
      2. 8.2.2 外部発振器
      3. 8.2.3 JTAG および EMU
      4. 8.2.4 リセット
      5. 8.2.5 未使用のピン
      6. 8.2.6 JacintoTM 7 デバイスのハードウェア設計ガイド
    3. 8.3 ペリフェラルおよびインターフェイス固有の設計情報
      1. 8.3.1 LPDDR4 基板の設計およびレイアウトのガイドライン
      2. 8.3.2 OSPI および QSPI 基板の設計およびレイアウト ガイドライン
        1. 8.3.2.1 ループバックなしおよび内部パッド ループバック
        2. 8.3.2.2 外部ボードのループバック
        3. 8.3.2.3 DQS (オクタル フラッシュ デバイスでのみ使用可能)
      3. 8.3.3 USB VBUS 設計ガイドライン
      4. 8.3.4 システム電源監視設計ガイドライン
      5. 8.3.5 高速差動信号のルーティング ガイド
      6. 8.3.6 熱ソリューション ガイダンス
  10. 9 デバイスおよびドキュメントのサポート
    1. 9.1 デバイスの命名規則
      1. 9.1.1 標準パッケージの記号化
      2. 9.1.2 デバイスの命名規則
    2. 9.2 ツールとソフトウェア
    3. 9.3 ドキュメントのサポート
    4. 9.4 サポート・リソース
    5. 9.5 商標
    6. 9.6 静電気放電に関する注意事項
    7. 9.7 用語集
  11. 10改訂履歴
  12. 11メカニカル、パッケージ、および注文情報
    1. 11.1 パッケージ情報

パッケージ・オプション

デバイスごとのパッケージ図は、PDF版データシートをご参照ください。

メカニカル・データ（パッケージ｜ピン）
  • ALM|433
サーマルパッド・メカニカル・データ
発注情報
Data Sheet

DRA821 Jacinto™ プロセッサ

このリソースの元の言語は英語です。 翻訳は概要を便宜的に提供するもので、自動化ツール (機械翻訳) を使用していることがあり、TI では翻訳の正確性および妥当性につきましては一切保証いたしません。 実際の設計などの前には、ti.com で必ず最新の英語版をご参照くださいますようお願いいたします。

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