JAJSVI5A October   2024  – March 2025 DRV8376

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 概要
  5. 4 デバイス比較表
  6. 5 ピン構成および機能
  7. 6 仕様
    1. 6.1 絶対最大定格
    2. 6.2 ESD 定格
    3. 6.3 推奨動作条件
    4. 6.4 熱に関する情報
    5. 6.5 電気的特性
    6. 6.6 SPI のタイミング要件
    7. 6.7 SPI スレーブ モードのタイミング
    8. 6.8 代表的特性
  8. 7 詳細説明
    1. 7.1 概要
    2. 7.2 機能ブロック図
    3. 7.3 機能説明
      1. 7.3.1  出力段
      2. 7.3.2  制御モード
        1. 7.3.2.1 6x PWM モード (PWM_MODE = 00b または 01b または MODE_SR ピンを AGND またはハイ インピーダンスに接続)
        2. 7.3.2.2 3x PWM モード (PWM_MODE = 10b または 11b または MODE_SR ピンを GVDD または RMODE で GVDD に接続)
      3. 7.3.3  デバイス インターフェイス モード
        1. 7.3.3.1 シリアル・ペリフェラル・インターフェイス (SPI)
        2. 7.3.3.2 ハードウェア インターフェイス
      4. 7.3.4  AVDD および GVDD リニア電圧レギュレータ
      5. 7.3.5  チャージ ポンプ
      6. 7.3.6  スルー レート制御
      7. 7.3.7  クロス導通 (デッド タイム)
      8. 7.3.8  伝搬遅延
      9. 7.3.9  ピン配置図
        1. 7.3.9.1 ロジック レベル入力ピン (内部プルダウン)
        2. 7.3.9.2 ロジック レベル入力ピン (内部プルアップ)
        3. 7.3.9.3 オープン ドレイン ピン
        4. 7.3.9.4 プッシュプル ピン
        5. 7.3.9.5 4 レベル入力ピン
      10. 7.3.10 電流センス アンプ
        1. 7.3.10.1 電流センス アンプの動作
      11. 7.3.11 アクティブ消磁
        1. 7.3.11.1 自動同期整流モード (ASR モード)
          1. 7.3.11.1.1 転流時の自動同期整流
          2. 7.3.11.1.2 PWM モード時の自動同期整流
        2. 7.3.11.2 自動非同期整流モード (AAR モード)
      12. 7.3.12 サイクル単位の電流制限
        1. 7.3.12.1 100% デューティ サイクル入力でのサイクル単位の電流制限
      13. 7.3.13 保護機能
        1. 7.3.13.1 VM 電源低電圧誤動作防止 (RESET)
        2. 7.3.13.2 AVDD 低電圧保護 (AVDD_UV)
        3. 7.3.13.3 GVDD 低電圧誤動作防止 (GVDD_UV)
        4. 7.3.13.4 VCP チャージ ポンプ低電圧誤動作防止 (CPUV)
        5. 7.3.13.5 過電圧保護 (OV)
        6. 7.3.13.6 過電流保護 (OCP)
          1. 7.3.13.6.1 OCP ラッチ シャットダウン (OCP_MODE = 00b)
          2. 7.3.13.6.2 OCP 自動リトライ (OCP_MODE = 01b)
          3. 7.3.13.6.3 OCP 通知のみ (OCP_MODE = 10b)
          4. 7.3.13.6.4 OCP 無効 (OCP_MODE = 11b)
        7. 7.3.13.7 過熱警告 (OTW)
        8. 7.3.13.8 サーマル シャットダウン (OTS)
    4. 7.4 デバイスの機能モード
      1. 7.4.1 機能モード
        1. 7.4.1.1 スリープ モード
        2. 7.4.1.2 動作モード
        3. 7.4.1.3 フォルト リセット (CLR_FLT または nSLEEP リセット パルス)
      2. 7.4.2 DRVOFF 機能
    5. 7.5 SPI 通信
      1. 7.5.1 プログラミング
        1. 7.5.1.1 SPI フォーマット
  9. 8 レジスタ マップ
    1. 8.1 STATUS レジスタ
    2. 8.2 制御レジスタ
  10. 9 アプリケーションと実装
    1. 9.1 アプリケーション情報
    2. 9.2 代表的なアプリケーション
      1. 9.2.1 3 相ブラシレス DC モータ制御
        1. 9.2.1.1 詳細な設計手順
          1. 9.2.1.1.1 モーター電圧
          2. 9.2.1.1.2 アクティブ消磁の使い方
          3. 9.2.1.1.3 電流制限の実装
          4. 9.2.1.1.4 電流センシングと出力フィルタリング
          5. 9.2.1.1.5 消費電力と接合部温度の関係
        2. 9.2.1.2 アプリケーション曲線
    3. 9.3 電源に関する推奨事項
      1. 9.3.1 バルク コンデンサ
    4. 9.4 レイアウト
      1. 9.4.1 レイアウトのガイドライン
      2. 9.4.2 レイアウト例
      3. 9.4.3 熱に関する注意事項
        1. 9.4.3.1 電力散逸
  11. 10デバイスおよびドキュメントのサポート
    1. 10.1 ドキュメントのサポート
    2. 10.2 サポート・リソース
    3. 10.3 商標
    4. 10.4 静電気放電に関する注意事項
    5. 10.5 用語集
  12. 11改訂履歴
  13. 12メカニカル、パッケージ、および注文情報

パッケージ・オプション

メカニカル・データ（パッケージ｜ピン）
サーマルパッド・メカニカル・データ
発注情報
7.3.11.1.1 転流時の自動同期整流

図 7-24 に、BLDC モーター整流中のアクティブ消磁の動作を示します。図 7-24 (a) に示すように、ある整流状態において、電流は HA から LC に流れています。図 7-24 (b) に示されているように、整流を切り換える間、HB スイッチはターンオンし、(モーター インダクタンスによる) OUTA の整流電流が LA のボディ ダイオードを流れます。これにより、整流電流によるダイオード損失が大きくなります。図 7-24 (c) に示されているように、この整流損失は、整流時間の間 LA をターンオンさせることで減少します。

図 7-24 (d)、(e)、(f) に示されているように、ハイサイド FET の動作は同様に実行されます。

DRV8376 BLDC モーター整流における ASR図 7-24 BLDC モーター整流における ASR

図 7-25 (a) に、台形波整流で動作している BLDC モーターの自動同期整流モードに対する BLDC モーターの位相電流波形が示されています。この図は、1 つの整流サイクルにおける各種スイッチの動作を示したものです。

図 7-25 (b) に、整流サイクルの拡大波形と、マージン時間 (tmargin) を使用した ASR モード開始、およびアクティブな復調コンパレータのスレッショルドと遅延による ASR モードの早期停止の詳細が示されています。

DRV8376 BLDC モーター整流における ASR の電流波形図 7-25 BLDC モーター整流における ASR の電流波形