JAJSJG7D March   2020  – June 2022 LMQ61460

PRODUCTION DATA  

  1. 1 特長
  2. 2 アプリケーション
  3. 3 説明
  4. 4 改訂履歴
  5. 5 デバイス比較表
  6. 6 ピン構成および機能
  7. 7 仕様
    1. 7.1 絶対最大定格
    2. 7.2 ESD 定格
    3. 7.3 推奨動作条件
    4. 7.4 熱に関する情報
    5. 7.5 電気的特性
    6. 7.6 タイミング特性
    7. 7.7 システム特性
    8. 7.8 代表的特性
  8. 8 詳細説明
    1. 8.1 概要
    2. 8.2 機能ブロック図
    3. 8.3 機能説明
      1. 8.3.1  EN/SYNC による有効化と VIN UVLO
      2. 8.3.2  EN/SYNC ピンによる同期
      3. 8.3.3  可変スイッチング周波数
      4. 8.3.4  クロックのロック
      5. 8.3.5  PGOOD 出力動作
      6. 8.3.6  内部 LDO、VCC UVLO、BIAS 入力
      7. 8.3.7  ブートストラップ電圧と VCBOOT-UVLO (CBOOT ピン)
      8. 8.3.8  調整可能な SW ノードのスルーレート
      9. 8.3.9  スペクトラム拡散
      10. 8.3.10 ソフトスタートとドロップアウトからの回復
      11. 8.3.11 出力電圧設定
      12. 8.3.12 過電流および短絡保護
      13. 8.3.13 サーマル・シャットダウン
      14. 8.3.14 入力電源電流
    4. 8.4 デバイスの機能モード
      1. 8.4.1 シャットダウン・モード
      2. 8.4.2 スタンバイ・モード
      3. 8.4.3 アクティブ・モード
        1. 8.4.3.1 CCM モード
        2. 8.4.3.2 自動モード – 軽負荷動作
          1. 8.4.3.2.1 ダイオード・エミュレーション
          2. 8.4.3.2.2 周波数低減
        3. 8.4.3.3 FPWM モード – 軽負荷動作
        4. 8.4.3.4 最小オン時間 (高入力電圧) での動作
        5. 8.4.3.5 ドロップアウト
  9. 9 アプリケーションと実装
    1. 9.1 アプリケーション情報
    2. 9.2 代表的なアプリケーション
      1. 9.2.1 設計要件
      2. 9.2.2 詳細な設計手順
        1. 9.2.2.1  スイッチング周波数の選択
        2. 9.2.2.2  出力電圧の設定
        3. 9.2.2.3  インダクタの選択
        4. 9.2.2.4  出力コンデンサの選択
        5. 9.2.2.5  入力コンデンサの選択
        6. 9.2.2.6  ブート・コンデンサ
        7. 9.2.2.7  ブート抵抗
        8. 9.2.2.8  VCC
        9. 9.2.2.9  BIAS
        10. 9.2.2.10 CFF と RFF の選択
        11. 9.2.2.11 外部 UVLO
      3. 9.2.3 アプリケーション曲線
  10. 10電源に関する推奨事項
  11. 11レイアウト
    1. 11.1 レイアウトのガイドライン
      1. 11.1.1 グランドと熱に関する考慮事項
    2. 11.2 レイアウト例
  12. 12デバイスおよびドキュメントのサポート
    1. 12.1 ドキュメントのサポート
      1. 12.1.1 関連資料
    2. 12.2 ドキュメントの更新通知を受け取る方法
    3. 12.3 サポート・リソース
    4. 12.4 商標
    5. 12.5 静電気放電に関する注意事項
    6. 12.6 用語集
  13. 13メカニカル、パッケージ、および注文情報

パッケージ・オプション

メカニカル・データ（パッケージ｜ピン）
サーマルパッド・メカニカル・データ
発注情報

8.3.5 PGOOD 出力動作

ディスクリートのリセット・デバイスを置き換えるために PGOOD 機能が実装されているため、部品点数とコストを低減できます。帰還電圧が、規定された PGOOD スレッショルド (GUID-111A9EFF-2DAA-4790-8480-DFE9049C3EF6.html#X7660 を参照) の外に出ると、PGOOD ピンの電圧は Low に遷移します。この遷移は、電流制限中、サーマル・シャットダウン中、ディスエーブル中、通常の起動中に発生する可能性があります。グリッチ・フィルタは、出力電圧の短時間の変動 (ラインおよび負荷過渡時など) に対するフラグの誤動作を防止します。tPGDFLT_FALL よりも短い出力電圧変動では、パワー・グッド・フラグは立ちません。#T4915986-53 に、パワー・グッド動作の詳細を示します。

パワー・グッド出力はオープン・ドレインの NMOS で構成されており、適切なロジック電源または VOUT に接続した外付けプルアップ抵抗が必要です。EN が Low にプルされると、フラグ出力も Low に強制されます。EN が Low の場合、入力電圧が 1V 以上 (標準値) である限り、パワー・グッドは有効です。

GUID-8F58B696-B976-4F57-B0BC-CE0394530EC0-low.gif図 8-6 PGOOD のタイミング図 (OV イベントを除く)
表 8-1 PGOOD がフォルトを通知 (Low をプル) する条件
フォルト条件の開始 フォルト条件の終了 (その後、PGOOD 出力が解放される前に tPGDFLT(rise) が経過する必要があります。) #T4915986-112
「VOUT < VOUT-target × PGDUV」かつ「t > tPGDFLT(fall)」 出力電圧がレギュレートされている。
VOUT-target × (PGDUV + PGDHYST) < VOUT < VOUT-target × (PGDOV - PGDHYST) (GUID-111A9EFF-2DAA-4790-8480-DFE9049C3EF6.html#X7660 を参照)
「VOUT > VOUT-target × PGDOV」かつ「t > tPGDFLT(fall)」 出力電圧がレギュレートされている。
TJ > TSD_R 「TJ < TSD_F」かつ「出力電圧がレギュレートされている」
EN < VEN (立ち下がり) 「EN > VEN (立ち上がり)」かつ「出力電圧がレギュレートされている」
VCC < VCC_UVLO - VCC_UVLO_HYST 「VCC > VCC_UVLO」かつ「出力電圧がレギュレートされている」
(1) 追加の動作チェックとして、ソフトスタート中 PGOOD は Low に維持されます。その期間は、最大出力電圧に達したときと初期化から tSS2 が経過したときのどちらか早い方までと定義されています。