JAJSQC2G October   1995  – March 2024 SN54ACT573 , SN74ACT573

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 概要
  5. 4 ピン構成および機能
  6. 5 仕様
    1. 5.1 絶対最大定格
    2. 5.2 推奨動作条件
    3. 5.3 熱に関する情報
    4. 5.4 電気的特性
    5. 5.5 タイミング要件
    6. 5.6 スイッチング特性
    7. 5.7 動作特性
  7. 6 パラメータ測定情報
  8. 7 詳細説明
    1. 7.1 概要
    2. 7.2 機能ブロック図
    3. 7.3 デバイスの機能モード
  9. 8 アプリケーションと実装
    1. 8.1 電源に関する推奨事項
    2. 8.2 レイアウト
      1. 8.2.1 レイアウトのガイドライン
      2. 8.2.2 レイアウト例
  10. 9 デバイスおよびドキュメントのサポート
    1. 9.1 ドキュメントの更新通知を受け取る方法
    2. 9.2 サポート・リソース
    3. 9.3 商標
      1. 9.3.1 静電気放電に関する注意事項
    4. 9.4 静電気放電に関する注意事項
    5. 9.5 用語集
  11. 10改訂履歴
  12. 11メカニカル、パッケージ、および注文情報

パッケージ・オプション

デバイスごとのパッケージ図は、PDF版データシートをご参照ください。

メカニカル・データ（パッケージ｜ピン）
  • DB|20
  • RKS|20
  • NS|20
  • N|20
  • DW|20
  • PW|20
サーマルパッド・メカニカル・データ
発注情報

3 概要

これらの 8 ビット ラッチは、大きな容量性負荷または比較的低いインピーダンスの負荷の駆動用に設計された 3 ステート出力を備えています。本デバイスは、バッファ レジスタ、I/O ポート、バス ドライバ、およびワーキング レジスタの実装に特に適しています。

製品情報
部品番号 定格 パッケージ (1)
SN54ACT573 軍事 J (CDIP、20)
W (CFP、20)
FK (LCCC、20)
SN74ACT573 カタログ DB (SSOP、20)
DW (SOIC、20)
N (WQFN、20)
NS (SOP、20)
PW (TSSOP、20)
RKS (VQFN、20)
(1) 詳細については、セクション 11 を参照してください。
GUID-C559D5A2-DA69-485E-B203-9FF10428D945-low.gif論理図 (正論理)