JAJSTV0 March   2024 SN74LV8T596

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 概要
  5. 4 ピン構成および機能
  6. 5 仕様
    1. 5.1 絶対最大定格
    2. 5.2 ESD 定格
    3. 5.3 推奨動作条件
    4. 5.4 熱に関する情報
    5. 5.5 電気的特性
    6. 5.6 タイミング特性
    7. 5.7 スイッチング特性
    8. 5.8 ノイズ特性
    9. 5.9 代表的特性
  7. 6 パラメータ測定情報
  8. 7 詳細説明
    1. 7.1 概要
    2. 7.2 機能ブロック図
    3. 7.3 機能説明
      1. 7.3.1 オープン ドレイン CMOS 出力
      2. 7.3.2 既知のパワーアップ状態でのラッチ論理
      3. 7.3.3 LVxT 拡張入力電圧
      4. 7.3.4 クランプ ダイオード構造
    4. 7.4 デバイスの機能モード
  9. 8 アプリケーションと実装
    1. 8.1 アプリケーション情報
    2. 8.2 代表的なアプリケーション
      1. 8.2.1 設計要件
        1. 8.2.1.1 電源に関する考慮事項
        2. 8.2.1.2 入力に関する考慮事項
        3. 8.2.1.3 出力に関する考慮事項
      2. 8.2.2 詳細な設計手順
      3. 8.2.3 アプリケーション曲線
    3. 8.3 電源に関する推奨事項
    4. 8.4 レイアウト
      1. 8.4.1 レイアウトのガイドライン
      2. 8.4.2 レイアウト例
  10. 9 デバイスおよびドキュメントのサポート
    1. 9.1 ドキュメントのサポート
      1. 9.1.1 関連資料
    2. 9.2 ドキュメントの更新通知を受け取る方法
    3. 9.3 サポート・リソース
    4. 9.4 商標
    5. 9.5 静電気放電に関する注意事項
    6. 9.6 用語集
  11. 10改訂履歴
  12. 11メカニカル、パッケージ、および注文情報

パッケージ・オプション

メカニカル・データ（パッケージ｜ピン）
サーマルパッド・メカニカル・データ
発注情報

6 パラメータ測定情報

以下の表に示す例では、波形間の位相関係を任意に選択しました。すべての入力パルスは、以下の特性を持つジェネレータによって供給されます。PRR ≤ 1MHz、ZO = 50Ω、tt < 2.5ns。

クロック入力の fmax は、入力デューティ サイクルが 50% のときの測定値です。

出力は個別に測定され、測定するたびに入力が 1 回遷移します。

TESTS1RLCLΔVVCC
tPLZ、tPZLクローズ1kΩ15pF、50pF0.15V≤ 2.5V
tPLZ、tPZLクローズ1kΩ15pF、50pF0.3V> 2.5V

GUID-FC79FB8A-412C-432D-BA5D-30192BE732A9-low.gif
(1) CL にはプローブとテスト装置の容量が含まれます。
図 6-1 オープン ドレイン出力の負荷回路
GUID-8990A92D-4144-4DCD-B052-9B124FBA38CE-low.gif図 6-3 電圧波形、セットアップ時間およびホールド時間
GUID-20230721-SS0I-VJQB-BMGP-K0S1JW76FHMX-low.svg
他のすべての出力を同時にスイッチングして測定されたノイズ値。
図 6-5 電圧波形、ノイズ
GUID-73690A64-30EA-4180-82DC-396013CA813D-low.gif図 6-2 電圧波形、パルス幅
GUID-AE3EF74C-6BDA-47C2-BBB1-D89A3DFACB9B-low.gif
(1) tPLZ は tdis と同じです。
(2) tPZL は ten と同じです。
図 6-4 電圧波形、伝搬遅延