JAJSKZ3B December   2021  – December 2023 SN75LVPE5421

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 概要
  5. 4 Pin Configuration and Functions
  6. 5 Specifications
    1. 5.1 Absolute Maximum Ratings
    2. 5.2 ESD Ratings
    3. 5.3 Recommended Operating Conditions
    4. 5.4 Thermal Information
    5. 5.5 DC Electrical Characteristics
    6. 5.6 High Speed Electrical Characteristics
    7. 5.7 SMBUS/I2C Timing Characteristics
    8. 5.8 Typical Characteristics
    9. 5.9 Typical Jitter Characteristics
  7. 6 Detailed Description
    1. 6.1 Overview
    2. 6.2 Functional Block Diagram
    3. 6.3 Feature Description
      1. 6.3.1 Five-Level Control Inputs
      2. 6.3.2 Linear Equalization
      3. 6.3.3 Flat Gain
      4. 6.3.4 Receiver Detect State Machine
    4. 6.4 Device Functional Modes
      1. 6.4.1 Active PCIe Mode
      2. 6.4.2 Active Buffer Mode
      3. 6.4.3 Standby Mode
    5. 6.5 Programming
      1. 6.5.1 Pin Mode
      2. 6.5.2 SMBUS/I2C Register Control Interface
        1. 6.5.2.1 Shared Registers
        2. 6.5.2.2 Channel Registers
  8. 7 Application and Implementation
    1. 7.1 Application Information
    2. 7.2 Typical Applications
      1. 7.2.1 PCIe x8 Lane Switching
        1. 7.2.1.1 Design Requirements
        2. 7.2.1.2 Detailed Design Procedure
      2. 7.2.2 Protocol Agnostic Linear Redriver for High Speed Interfaces
    3. 7.3 Power Supply Recommendations
    4. 7.4 Layout
      1. 7.4.1 Layout Guidelines
      2. 7.4.2 Layout Example
  9. 8 Device and Documentation Support
    1. 8.1 ドキュメントの更新通知を受け取る方法
    2. 8.2 サポート・リソース
    3. 8.3 Trademarks
    4. 8.4 静電気放電に関する注意事項
    5. 8.5 用語集
  10. 9 Revision History
  11. 10Mechanical, Packaging, and Orderable Information

パッケージ・オプション

デバイスごとのパッケージ図は、PDF版データシートをご参照ください。

メカニカル・データ（パッケージ｜ピン）
  • RUA|42
サーマルパッド・メカニカル・データ
発注情報

3 概要

SN75LVPE5421 は、4 チャネルのリニア リドライバで、マルチプレクサ (mux) が内蔵されています。低消費電力高性能リニア リドライバは、PCIe 5.0 や最大 32Gbps の他のインターフェイスをサポートするよう設計されています。

SN75LVPE5421 レシーバは、連続時間リニア イコライザ (CTLE) を搭載し、高周波数での昇圧を実現しています。イコライザは、相互接続媒体 (例：PCB 配線、ケーブル) に起因する符号間干渉 (ISI) によって完全に閉じた入力アイ パターンを開くことができます。PCIe リンク トレーニングの間に、リニア リドライバとルート コンプレックス (RC) - エンドポイント (EP) 間受動チャネルが全体として最良の送信および受信イコライゼーション設定を持つように調整され、結果的に最良の電気的リンクが得られます。チャネル間のクロストークが小さく、追加ジッタが小さく、リターン ロスが非常に優れているため、デバイスはリンク内でほぼパッシブ要素になることができます。このデバイスは、内部リニア電圧レギュレータを備えており、高速データ パス用にクリーンな電源を供給し、基板上の電源ノイズへの高い耐性を実現します。

SN75LVPE5421 は、量産時に高速テストを実施しており、信頼性の高い大量生産に対応しています。また、このデバイスは AC および DC ゲインの変動が小さいため、大容量プラットフォームを展開する際の一貫したイコライゼーションにも対応しています。

パッケージ情報
部品番号 パッケージ (1) パッケージ サイズ(2)
SN75LVPE5421 RUA (WQFN、42) 9mm×3.5mm
(1) 詳細については、セクション 10 を参照してください。
(2) パッケージ サイズ (長さ × 幅) は公称値であり、該当する場合はピンも含まれます。
GUID-20210120-CA0I-JSDH-GWSZ-HH4SDXMGNWTP-low.gif アプリケーション使用事例