JAJSIR1C March   2020  – April 2024 TMS320F280021 , TMS320F280021-Q1 , TMS320F280023 , TMS320F280023-Q1 , TMS320F280023C , TMS320F280025 , TMS320F280025-Q1 , TMS320F280025C , TMS320F280025C-Q1

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 概要
    1. 3.1 機能ブロック図
  5. 4 デバイスの比較
    1. 4.1 関連製品
  6. 5 端子構成および機能
    1. 5.1 ピン配置図
    2. 5.2 ピン属性
    3. 5.3 信号の説明
      1. 5.3.1 アナログ信号
      2. 5.3.2 デジタル信号
      3. 5.3.3 電源およびグランド
      4. 5.3.4 テスト、JTAG、リセット
    4. 5.4 ピン多重化
      1. 5.4.1 GPIO 多重化ピン
        1. 5.4.1.1 GPIO 多重化ピンの表
      2. 5.4.2 ADC ピンのデジタル入力 (AIO)
      3. 5.4.3 GPIO 入力クロスバー
      4. 5.4.4 GPIO 出力クロスバー、CLB クロスバー、CLB 出力クロスバー、ePWM クロスバー
    5. 5.5 内部プルアップおよびプルダウン付きのピン
    6. 5.6 未使用ピンの接続
  7. 6 仕様
    1. 6.1  絶対最大定格
    2. 6.2  ESD 定格 - 民生用
    3. 6.3  ESD 定格 - 車載用
    4. 6.4  推奨動作条件
    5.     電源電圧
    6. 6.5  消費電力の概略
      1. 6.5.1 システム消費電流
      2. 6.5.2 動作モード テストの説明
      3. 6.5.3 消費電流のグラフ
      4. 6.5.4 消費電流の低減
        1. 6.5.4.1 ペリフェラル ディセーブル時の標準的な電流低減
    7. 6.6  電気的特性
    8. 6.7  PN パッケージの熱抵抗特性
    9. 6.8  PM パッケージの熱抵抗特性
    10. 6.9  PT パッケージの熱抵抗特性
    11. 6.10 熱設計の検討事項
    12. 6.11 システム
      1. 6.11.1  パワー マネージメント モジュール (PMM)
        1. 6.11.1.1 概要
        2. 6.11.1.2 概要
          1. 6.11.1.2.1 電源レール監視
            1. 6.11.1.2.1.1 I/O POR (パワーオン・リセット) 監視
            2. 6.11.1.2.1.2 I/O BOR (ブラウンアウト・リセット) 監視
            3. 6.11.1.2.1.3 VDD POR (パワーオン・リセット) 監視
          2. 6.11.1.2.2 外部監視回路の使用
          3. 6.11.1.2.3 遅延ブロック
          4. 6.11.1.2.4 内部1.2V LDO 電圧レギュレータ (VREG)
        3. 6.11.1.3 外付け部品
          1. 6.11.1.3.1 デカップリング・コンデンサ
            1. 6.11.1.3.1.1 VDDIO デカップリング
            2. 6.11.1.3.1.2 VDD デカップリング
        4. 6.11.1.4 電源シーケンス
          1. 6.11.1.4.1 電源ピンの一括接続
          2. 6.11.1.4.2 信号ピンの電源シーケンス
          3. 6.11.1.4.3 電源ピンの電源シーケンス
            1. 6.11.1.4.3.1 内部 VREG/VDD モード シーケンス
            2. 6.11.1.4.3.2 電源シーケンスの概要と違反の影響
            3. 6.11.1.4.3.3 電源スルーレート
        5. 6.11.1.5 パワー・マネージメント・モジュールの電気的データおよびタイミング
          1. 6.11.1.5.1 パワー・マネージメント・モジュールの特性
          2. 6.11.1.5.2 パワー マネージメント モジュールの動作条件
      2. 6.11.2  リセット タイミング
        1. 6.11.2.1 リセット ソース
        2. 6.11.2.2 リセットの電気的データおよびタイミング
          1. 6.11.2.2.1 リセット (XRSn) のタイミング要件
          2. 6.11.2.2.2 リセット (XRSn) のスイッチング特性
          3. 6.11.2.2.3 リセットのタイミング図
      3. 6.11.3  クロック仕様
        1. 6.11.3.1 クロック・ソース
        2. 6.11.3.2 クロック周波数、要件、および特性
          1. 6.11.3.2.1 入力クロック周波数およびタイミング要件、PLL ロック時間
            1. 6.11.3.2.1.1 入力クロック周波数
            2. 6.11.3.2.1.2 XTAL 発振器の特性
            3. 6.11.3.2.1.3 X1 のタイミング要件
            4. 6.11.3.2.1.4 APLL 特性
            5. 6.11.3.2.1.5 XCLKOUT のスイッチング特性
            6. 6.11.3.2.1.6 内部クロック周波数
        3. 6.11.3.3 入力クロックおよび PLL
        4. 6.11.3.4 XTAL 発振器
          1. 6.11.3.4.1 はじめに
          2. 6.11.3.4.2 概要
            1. 6.11.3.4.2.1 電気発振回路
              1. 6.11.3.4.2.1.1 動作モード
                1. 6.11.3.4.2.1.1.1 水晶動作モード
                2. 6.11.3.4.2.1.1.2 シングルエンド動作モード
              2. 6.11.3.4.2.1.2 XCLKOUT での XTAL 出力
            2. 6.11.3.4.2.2 水晶振動子
            3. 6.11.3.4.2.3 GPIO 動作モード
          3. 6.11.3.4.3 機能動作
            1. 6.11.3.4.3.1 ESR – 等価直列抵抗
            2. 6.11.3.4.3.2 Rneg – 負性抵抗
            3. 6.11.3.4.3.3 起動時間
            4. 6.11.3.4.3.4 DL – 励振レベル
          4. 6.11.3.4.4 水晶振動子の選択方法
          5. 6.11.3.4.5 テスト
          6. 6.11.3.4.6 一般的な問題とデバッグのヒント
          7. 6.11.3.4.7 水晶発振回路の仕様
            1. 6.11.3.4.7.1 水晶発振器の電気的特性
            2. 6.11.3.4.7.2 水晶振動子の等価直列抵抗 (ESR) 要件
        5. 6.11.3.5 内部発振器
          1. 6.11.3.5.1 INTOSC の特性
      4. 6.11.4  フラッシュ パラメータ
      5. 6.11.5  RAM の仕様
      6. 6.11.6  ROM の仕様
      7. 6.11.7  エミュレーション / JTAG
        1. 6.11.7.1 JTAG の電気的データおよびタイミング
          1. 6.11.7.1.1 JTAG のタイミング要件
          2. 6.11.7.1.2 JTAG スイッチング特性
          3. 6.11.7.1.3 JTAG タイミング図
        2. 6.11.7.2 cJTAG の電気的データおよびタイミング
          1. 6.11.7.2.1 cJTAG のタイミング要件
          2. 6.11.7.2.2 cJTAG のスイッチング特性
          3. 6.11.7.2.3 cJTAG のタイミング図
      8. 6.11.8  GPIO の電気的データおよびタイミング
        1. 6.11.8.1 GPIO - 出力タイミング
          1. 6.11.8.1.1 汎用出力のスイッチング特性
        2. 6.11.8.2 GPIO - 入力タイミング
          1. 6.11.8.2.1 汎用入力のタイミング要件
          2. 6.11.8.2.2 サンプリング モード
        3. 6.11.8.3 入力信号のサンプリング ウィンドウ幅
      9. 6.11.9  割り込み
        1. 6.11.9.1 外部割り込み (XINT) の電気的データおよびタイミング
          1. 6.11.9.1.1 外部割り込みのタイミング要件
          2. 6.11.9.1.2 外部割り込みのスイッチング特性
          3. 6.11.9.1.3 外部割り込みのタイミング
      10. 6.11.10 低消費電力モード
        1. 6.11.10.1 クロック ゲーティング低消費電力モード
        2. 6.11.10.2 低消費電力モードのウェークアップ タイミング
          1. 6.11.10.2.1 アイドル モードのタイミング要件
          2. 6.11.10.2.2 アイドル モードのスイッチング特性
          3. 6.11.10.2.3 IDLE 開始および終了タイミング図
          4. 6.11.10.2.4 スタンバイ モードのタイミング要件
          5. 6.11.10.2.5 スタンバイ モードのスイッチング特性
          6. 6.11.10.2.6 STANDBY の開始 / 終了タイミング図
          7. 6.11.10.2.7 ホールト モードのタイミング要件
          8. 6.11.10.2.8 ホールト モードのスイッチング特性
          9. 6.11.10.2.9 HALT 開始および終了タイミング図
    13. 6.12 アナログ ペリフェラル
      1. 6.12.1 アナログ ピンと内部接続
      2. 6.12.2 アナログ信号の説明
      3. 6.12.3 A/D コンバータ (ADC)
        1. 6.12.3.1 ADC の構成可能性
          1. 6.12.3.1.1 信号モード
        2. 6.12.3.2 ADC の電気的データおよびタイミング
          1. 6.12.3.2.1 ADC の動作条件
          2. 6.12.3.2.2 ADC の特性
          3. 6.12.3.2.3 ‌ADC の INL と DNL
          4. 6.12.3.2.4 ADC 入力モデル
          5. 6.12.3.2.5 ADC のタイミング図
      4. 6.12.4 温度センサ
        1. 6.12.4.1 温度センサの電気的データおよびタイミング
          1. 6.12.4.1.1 温度センサの特性
      5. 6.12.5 コンパレータ・サブシステム (CMPSS)
        1. 6.12.5.1 CMPSS の電気的データおよびタイミング
          1. 6.12.5.1.1 コンパレータ電気的特性
          2.        CMPSS コンパレータの入力換算オフセットとヒステリシス
          3. 6.12.5.1.2 CMPSS DAC の静的電気特性
          4. 6.12.5.1.3 CMPSS の説明用グラフ
    14. 6.13 制御ペリフェラル
      1. 6.13.1 拡張パルス幅変調器 (ePWM)
        1. 6.13.1.1 制御ペリフェラルの同期
        2. 6.13.1.2 ePWM の電気的データおよびタイミング
          1. 6.13.1.2.1 ePWM のタイミング要件
          2. 6.13.1.2.2 ePWM のスイッチング特性
          3. 6.13.1.2.3 トリップ ゾーン入力のタイミング
            1. 6.13.1.2.3.1 トリップ ゾーン入力のタイミング要件
        3. 6.13.1.3 外部 ADC 変換開始の電気的データおよびタイミング
          1. 6.13.1.3.1 外部 ADC 変換開始のスイッチング特性
      2. 6.13.2 高分解能パルス幅変調器 (HRPWM)
        1. 6.13.2.1 HRPWM の電気的データおよびタイミング
          1. 6.13.2.1.1 高分解能 PWM の特性
      3. 6.13.3 拡張キャプチャおよび高分解能キャプチャ (eCAP、HRCAP)
        1. 6.13.3.1 高分解能キャプチャ (HRCAP)
        2. 6.13.3.2 eCAP と HRCAP のブロック図
        3. 6.13.3.3 eCAP/HRCAP 同期
        4. 6.13.3.4 eCAP の電気的データおよびタイミング
          1. 6.13.3.4.1 eCAP のタイミング要件
          2. 6.13.3.4.2 eCAP のスイッチング特性
        5. 6.13.3.5 HRCAP の電気的データおよびタイミング
          1. 6.13.3.5.1 HRCAP スイッチング特性
          2. 6.13.3.5.2 HRCAP の図とグラフ
      4. 6.13.4 拡張直交エンコーダ パルス (eQEP)
        1. 6.13.4.1 eQEP の電気的データおよびタイミング
          1. 6.13.4.1.1 eQEP のタイミング要件
          2. 6.13.4.1.2 eQEP のスイッチング特性
    15. 6.14 通信ペリフェラル
      1. 6.14.1 CAN (Controller Area Network)
      2. 6.14.2 I2C (Inter-Integrated Circuit)
        1. 6.14.2.1 I2C の電気的データおよびタイミング
          1. 6.14.2.1.1 I2C のタイミング要件
          2. 6.14.2.1.2 I2C のスイッチング特性
          3. 6.14.2.1.3 I2C タイミング図
      3. 6.14.3 PMBus (Power Management Bus) インターフェイス
        1. 6.14.3.1 PMBus の電気的データおよびタイミング
          1. 6.14.3.1.1 PMBus の電気的特性
          2. 6.14.3.1.2 PMBus ファスト モードのスイッチング特性
          3. 6.14.3.1.3 PMBus スタンダード モードのスイッチング特性
      4. 6.14.4 シリアル通信インターフェイス (SCI)
      5. 6.14.5 シリアル・ペリフェラル・インターフェイス (SPI)
        1. 6.14.5.1 SPI マスタ モードのタイミング
          1. 6.14.5.1.1 SPI マスタ モードのタイミング要件
          2. 6.14.5.1.2 SPI マスタ モードのスイッチング特性 (クロック位相=0)
          3. 6.14.5.1.3 SPI マスタ モードのスイッチング特性 (クロック位相=1)
          4. 6.14.5.1.4 SPI マスタ モードのタイミング図
        2. 6.14.5.2 SPI スレーブ モードのタイミング
          1. 6.14.5.2.1 SPI スレーブ モードのタイミング要件
          2. 6.14.5.2.2 SPI スレーブ モードのスイッチング特性
          3. 6.14.5.2.3 SPI スレーブ モード タイミング図
      6. 6.14.6 LIN (Local Interconnect Network)
      7. 6.14.7 高速シリアル インターフェイス (FSI)
        1. 6.14.7.1 FSI トランスミッタ
          1. 6.14.7.1.1 FSITX の電気的データおよびタイミング
            1. 6.14.7.1.1.1 FSITX スイッチング特性
            2. 6.14.7.1.1.2 FSITX タイミング
        2. 6.14.7.2 FSI レシーバ
          1. 6.14.7.2.1 FSIRX の電気的データおよびタイミング
            1. 6.14.7.2.1.1 FSIRX のタイミング要件
            2. 6.14.7.2.1.2 FSIRX スイッチング特性
            3. 6.14.7.2.1.3 FSIRX タイミング
        3. 6.14.7.3 FSI SPI 互換モード
          1. 6.14.7.3.1 FSITX SPI 信号モードの電気的データおよびタイミング
            1. 6.14.7.3.1.1 FSITX SPI 信号モードのスイッチング特性
            2. 6.14.7.3.1.2 FSITX SPI 信号モードのタイミング
      8. 6.14.8 ホスト インターフェイス コントローラ (HIC)
        1. 6.14.8.1 HIC の電気的データおよびタイミング
          1. 6.14.8.1.1 HIC のタイミング要件
          2. 6.14.8.1.2 HIC スイッチング特性
          3. 6.14.8.1.3 HIC のタイミング図
  8. 7 詳細説明
    1. 7.1  概要
    2. 7.2  機能ブロック図
    3. 7.3  メモリ
      1. 7.3.1 メモリ マップ
        1. 7.3.1.1 専用 RAM (Mx RAM)
        2. 7.3.1.2 ローカル共有 RAM (LSx RAM)
        3. 7.3.1.3 グローバル共有 RAM (GSx RAM)
      2. 7.3.2 フラッシュ メモリ マップ
        1. 7.3.2.1 フラッシュ セクタのアドレス
      3. 7.3.3 ペリフェラル・レジスタのメモリ・マップ
    4. 7.4  識別
    5. 7.5  バス アーキテクチャ – ペリフェラル コネクティビティ
    6. 7.6  C28x プロセッサ
      1. 7.6.1 浮動小数点演算ユニット (FPU)
      2. 7.6.2 高速整数除算ユニット
      3. 7.6.3 三角関数演算ユニット (TMU)
      4. 7.6.4 VCRC ユニット
    7. 7.7  組み込みのリアルタイム解析および診断 (ERAD)
    8. 7.8  バックグラウンド CRC-32 (BGCRC)
    9. 7.9  ダイレクト メモリ アクセス (DMA)
    10. 7.10 デバイス ブート モード
      1. 7.10.1 デバイス ブートの構成
        1. 7.10.1.1 ブート モード ピンの構成
        2. 7.10.1.2 ブート モード テーブル オプションの設定
      2. 7.10.2 GPIO の割り当て
    11. 7.11 デュアル コード セキュリティ モジュール
    12. 7.12 ウォッチドッグ
    13. 7.13 C28x タイマ
    14. 7.14 デュアル クロック コンパレータ (DCC)
      1. 7.14.1 特長
      2. 7.14.2 DCCx (DCC0、DCC1) クロック ソース入力のマッピング
    15. 7.15 構成可能ロジック ブロック (CLB)
  9. 8 アプリケーション、実装、およびレイアウト
    1. 8.1 デバイスの主な特長
    2. 8.2 アプリケーション情報
      1. 8.2.1 代表的なアプリケーション
        1. 8.2.1.1 サーボ・ドライブ制御モジュール
          1. 8.2.1.1.1 システム・ブロック図
          2. 8.2.1.1.2 サーボ ドライブ制御モジュールのリソース
        2. 8.2.1.2 サーバー / テレコム電源ユニット (PSU)
          1. 8.2.1.2.1 システム・ブロック図
          2. 8.2.1.2.2 サーバーおよびテレコム PSU (電源) のリソース
        3. 8.2.1.3 商用テレコム整流器
          1. 8.2.1.3.1 システム・ブロック図
          2. 8.2.1.3.2 商用テレコム整流器のリソース
        4. 8.2.1.4 EV 充電ステーション向けパワー・モジュール
          1. 8.2.1.4.1 システム ブロック図
          2. 8.2.1.4.2 EV 充電ステーション向けパワー モジュール資料
        5. 8.2.1.5 エアコン室外機
          1. 8.2.1.5.1 システム・ブロック図
          2. 8.2.1.5.2 エアコン室外機のリソース
  10. 9 デバイスおよびドキュメントのサポート
    1. 9.1 入門と次のステップ
    2. 9.2 デバイスおよび開発ツールの命名規則
    3. 9.3 マーキング
    4. 9.4 ツールとソフトウェア
    5. 9.5 ドキュメントのサポート
    6. 9.6 サポート・リソース
    7. 9.7 商標
    8. 9.8 静電気放電に関する注意事項
    9. 9.9 用語集
  11. 10改訂履歴
  12. 11メカニカル、パッケージ、および注文情報
    1. 11.1 パッケージ情報

パッケージ・オプション

メカニカル・データ（パッケージ｜ピン）
サーマルパッド・メカニカル・データ
発注情報

9.2 デバイスおよび開発ツールの命名規則

製品開発サイクルの段階を示すために、TIでは TMS320 MCU デバイスとサポート ツールのすべての型番に接頭辞が割り当てられています。TMS320™ MCU 商用ファミリの製品には、次の 3 つの接頭辞のいずれかが付いています。TMX、TMP、TMS (たとえば、TMS320F280025C)。テキサス・インスツルメンツでは、サポート ツールについては、使用可能な 3 つの接頭辞のうち TMDX および TMDSの 2 つを推奨しています。これらの接頭辞は、エンジニアリング プロトタイプ (デバイスでは TMX、ツールでは TMDX) から、完全に認定済みの量産版デバイスとツール (デバイスでは TMS、ツールでは TMDS) まで、製品開発の進展段階を表しています。

デバイスの開発進展フロー：

    TMX 実験的デバイス。最終デバイスの電気的特性を必ずしも表さず、量産アセンブリ・フローを使用しない可能性があります。
    TMP プロトタイプ・デバイス。最終的なシリコン・ダイとは限らず、最終的な電気的特性を満たさない可能性があります。
    TMS 認定済みのシリコン・ダイの量産バージョン。

サポート・ツールの開発進展フロー：

    TMDX 開発サポート製品。テキサス・インスツルメンツの社内認定試験はまだ完了していません。
    TMDS 完全に認定済みの開発サポート製品です。

TMX および TMP デバイスと TMDX 開発サポート・ツールは、以下の免責事項の下で出荷されます。

「開発中の製品は、社内での評価用です」。

量産デバイスおよび TMDS 開発サポート・ツールの特性は完全に明確化されており、デバイスの品質と信頼性が十分に示されています。テキサス・インスツルメンツの標準保証が適用されます。

プロトタイプ・デバイス (X または P) の方が標準的な量産デバイスに比べて故障率が大きいと予測されます。これらのデバイスは予測される最終使用時の故障率が未定義であるため、テキサス・インスツルメンツでは、それらのデバイスを量産システムで使用しないよう推奨しています。認定済みの量産デバイスのみを使用する必要があります。

TIデバイスの項目表記には、デバイス ファミリ名の接尾辞も含まれます。この接尾辞は、パッケージの種類 (例：PN) と温度範囲 (例：S) を示しています。

デバイスの型番と詳しい注文情報については、 テキサス・インスツルメンツの Web サイト (www.tij.co.jp) を参照するか、 テキサス・インスツルメンツの販売代理店にお問い合わせください。

ダイに対するデバイス命名規則マーキングの詳細説明については、『TMS320F28002x リアルタイム MCU シリコン エラッタ』を参照してください。

TMS320F280025 TMS320F280025-Q1 TMS320F280025C TMS320F280025C-Q1 TMS320F280023 TMS320F280023-Q1 TMS320F280023C TMS320F280021 TMS320F280021-Q1 デバイス命名規則
A. 注文用型番には接頭辞 X を使用。
図 9-1 デバイス命名規則