JAJSE04G January   2017  – January 2023 TMS320F280040-Q1 , TMS320F280040C-Q1 , TMS320F280041 , TMS320F280041-Q1 , TMS320F280041C , TMS320F280041C-Q1 , TMS320F280045 , TMS320F280048-Q1 , TMS320F280048C-Q1 , TMS320F280049 , TMS320F280049-Q1 , TMS320F280049C , TMS320F280049C-Q1

PRODUCTION DATA  

  1. 1 特長
  2. 2 アプリケーション
  3. 3 概要
    1. 3.1 機能ブロック図
  4. 4 改訂履歴
  5. 5 デバイスの比較
    1. 5.1 関連製品
  6. 6 ピン構成および機能
    1. 6.1 ピン配置図
    2. 6.2 ピン属性
    3. 6.3 信号の説明
      1. 6.3.1 アナログ信号
      2. 6.3.2 デジタル信号
      3. 6.3.3 電源およびグランド
      4. 6.3.4 テスト、JTAG、リセット
    4. 6.4 ピン多重化
      1. 6.4.1 GPIO 多重化ピン
      2. 6.4.2 ADCピンのデジタル入力 (AIO)
      3. 6.4.3 GPIO 入力クロスバー
      4. 6.4.4 GPIO 出力クロスバーおよび ePWM クロスバー
    5. 6.5 内部プルアップおよびプルダウン付きのピン
    6. 6.6 未使用ピンの接続
  7. 7 仕様
    1. 7.1  絶対最大定格
    2. 7.2  ESD 定格 - 民生用
    3. 7.3  ESD 定格 - 車載用
    4. 7.4  推奨動作条件
    5. 7.5  消費電力の概略
      1. 7.5.1 システム消費電流 (外部電源)
      2. 7.5.2 システム消費電流 (内部 VREG)
      3. 7.5.3 システム消費電流 (DCDC)
      4. 7.5.4 動作モード・テストの説明
      5. 7.5.5 消費電流のグラフ
      6. 7.5.6 消費電流の低減
        1. 7.5.6.1 各ペリフェラルをディセーブルした場合の標準 IDD 電流低減 (100MHz SYSCLK 時)
    6. 7.6  電気的特性
    7. 7.7  熱抵抗特性
      1. 7.7.1 PZ パッケージ
      2. 7.7.2 PM パッケージ
      3. 7.7.3 RSH パッケージ
    8. 7.8  熱設計の検討事項
    9. 7.9  システム
      1. 7.9.1 パワー・マネージメント・モジュール (PMM)
        1. 7.9.1.1 概要
        2. 7.9.1.2 概要
          1. 7.9.1.2.1 電源レール監視
            1. 7.9.1.2.1.1 I/O POR (パワーオン・リセット) 監視
            2. 7.9.1.2.1.2 I/O BOR (ブラウンアウト・リセット) 監視
            3. 7.9.1.2.1.3 VDD POR (パワーオン・リセット) 監視
          2. 7.9.1.2.2 外部監視回路の使用
          3. 7.9.1.2.3 遅延ブロック
          4. 7.9.1.2.4 内部1.2V LDO 電圧レギュレータ (VREG)
          5. 7.9.1.2.5 VREGENZ
          6. 7.9.1.2.6 内部 1.2V スイッチング・レギュレータ (DC-DC)
            1. 7.9.1.2.6.1 PCBレイアウトとコンポーネントのガイドライン
        3. 7.9.1.3 外付け部品
          1. 7.9.1.3.1 デカップリング・コンデンサ
            1. 7.9.1.3.1.1 VDDIO デカップリング
            2. 7.9.1.3.1.2 VDD デカップリング
        4. 7.9.1.4 電源シーケンス
          1. 7.9.1.4.1 電源ピンの一括接続
          2. 7.9.1.4.2 信号ピンの電源シーケンス
          3. 7.9.1.4.3 電源ピンの電源シーケンス
            1. 7.9.1.4.3.1 外部 VREG/VDD モード・シーケンス
            2. 7.9.1.4.3.2 内部 VREG/VDD モード・シーケンス
            3. 7.9.1.4.3.3 電源シーケンスの概要と違反の影響
            4. 7.9.1.4.3.4 電源スルーレート
        5. 7.9.1.5 パワー・マネージメント・モジュールの電気的データおよびタイミング
          1. 7.9.1.5.1 パワー・マネージメント・モジュールの動作条件
          2. 7.9.1.5.2 パワー・マネージメント・モジュールの特性
          3.        電源電圧
      2. 7.9.2 リセット・タイミング
        1. 7.9.2.1 リセット・ソース
        2. 7.9.2.2 リセットの電気的データおよびタイミング
          1. 7.9.2.2.1 リセット (XRSn) のタイミング要件
          2. 7.9.2.2.2 リセット (XRSn) のスイッチング特性
          3. 7.9.2.2.3 リセットのタイミング図
      3. 7.9.3 クロック仕様
        1. 7.9.3.1 クロック・ソース
        2. 7.9.3.2 クロック周波数、要件、および特性
          1. 7.9.3.2.1 入力クロック周波数およびタイミング要件、PLL ロック時間
            1. 7.9.3.2.1.1 入力クロック周波数
            2. 7.9.3.2.1.2 水晶発振器の特性
            3. 7.9.3.2.1.3 X1 のタイミング要件
            4. 7.9.3.2.1.4 PLL ロック時間
          2. 7.9.3.2.2 内部クロック周波数
            1. 7.9.3.2.2.1 内部クロック周波数
          3. 7.9.3.2.3 出力クロックの周波数およびスイッチング特性
            1. 7.9.3.2.3.1 XCLKOUT のスイッチング特性
        3. 7.9.3.3 入力クロックおよび PLL
        4. 7.9.3.4 水晶 (XTAL) 発振回路
          1. 7.9.3.4.1 概要
          2. 7.9.3.4.2 概要
            1. 7.9.3.4.2.1 電気発振回路
              1. 7.9.3.4.2.1.1 動作モード
                1. 7.9.3.4.2.1.1.1 水晶動作モード
                2. 7.9.3.4.2.1.1.2 シングルエンド動作モード
              2. 7.9.3.4.2.1.2 XCLKOUT での XTAL 出力
            2. 7.9.3.4.2.2 水晶振動子
            3. 7.9.3.4.2.3 GPIO 動作モード
          3. 7.9.3.4.3 機能動作
            1. 7.9.3.4.3.1 ESR – 等価直列抵抗
            2. 7.9.3.4.3.2 Rneg – 負性抵抗
            3. 7.9.3.4.3.3 起動時間
            4. 7.9.3.4.3.4 DL – 励振レベル
          4. 7.9.3.4.4 水晶振動子の選択方法
          5. 7.9.3.4.5 テスト
          6. 7.9.3.4.6 一般的な問題とデバッグのヒント
          7. 7.9.3.4.7 水晶発振回路の仕様
            1. 7.9.3.4.7.1 水晶発振器のパラメータ
            2. 7.9.3.4.7.2 水晶振動子の等価直列抵抗 (ESR) 要件
            3. 7.9.3.4.7.3 水晶発振器の電気的特性
        5. 7.9.3.5 内部発振器
          1. 7.9.3.5.1 INTOSC の特性
      4. 7.9.4 フラッシュ・パラメータ
      5. 7.9.5 エミュレーション / JTAG
        1. 7.9.5.1 JTAG の電気的データおよびタイミング
          1. 7.9.5.1.1 JTAG のタイミング要件
          2. 7.9.5.1.2 JTAG のスイッチング特性
          3. 7.9.5.1.3 JTAG のタイミング条件
        2. 7.9.5.2 cJTAG の電気的データおよびタイミング
          1. 7.9.5.2.1 cJTAG のタイミング要件
          2. 7.9.5.2.2 cJTAG のスイッチング特性
          3. 7.9.5.2.3 cJTAG のタイミング図
      6. 7.9.6 GPIO の電気的データおよびタイミング
        1. 7.9.6.1 GPIO - 出力タイミング
          1. 7.9.6.1.1 汎用出力のスイッチング特性
        2. 7.9.6.2 GPIO - 入力タイミング
          1. 7.9.6.2.1 汎用入力のタイミング要件
        3. 7.9.6.3 入力信号のサンプリング・ウィンドウ幅
      7. 7.9.7 割り込み
        1. 7.9.7.1 外部割り込み (XINT) の電気的データおよびタイミング
          1. 7.9.7.1.1 外部割り込みのタイミング要件
          2. 7.9.7.1.2 外部割り込みのスイッチング特性
          3. 7.9.7.1.3 割り込みのタイミング図
      8. 7.9.8 低消費電力モード
        1. 7.9.8.1 クロック・ゲーティング低消費電力モード
        2. 7.9.8.2 低消費電力モードのウェークアップ・タイミング
          1. 7.9.8.2.1 アイドル・モードのタイミング要件
          2. 7.9.8.2.2 IDLE モードのスイッチング特性
          3. 7.9.8.2.3 アイドル・モードのタイミング図
          4. 7.9.8.2.4 ホールト・モードのタイミング要件
          5. 7.9.8.2.5 ホールト・モードのスイッチング特性
          6. 7.9.8.2.6 ホールト・モードのタイミング図
    10. 7.10 アナログ・ペリフェラル
      1. 7.10.1 A/D コンバータ (ADC)
        1. 7.10.1.1 結果レジスタのマッピング
        2. 7.10.1.2 ADC の構成可能性
          1. 7.10.1.2.1 信号モード
        3. 7.10.1.3 ADC の電気的データおよびタイミング
          1. 7.10.1.3.1 ADC の動作条件
          2. 7.10.1.3.2 ADC の特性
          3. 7.10.1.3.3 ADC 入力モデル
          4. 7.10.1.3.4 ADC のタイミング図
      2. 7.10.2 プログラマブル・ゲイン・アンプ (PGA)
        1. 7.10.2.1 PGA の電気的データおよびタイミング
          1. 7.10.2.1.1 PGA の動作条件
          2. 7.10.2.1.2 PGAの特性
          3. 7.10.2.1.3 PGA の代表的特性グラフ
      3. 7.10.3 温度センサ
        1. 7.10.3.1 温度センサの電気的データおよびタイミング
          1. 7.10.3.1.1 温度センサの特性
      4. 7.10.4 バッファ付き D/A コンバータ (DAC)
        1. 7.10.4.1 バッファ付き DAC の電気的データおよびタイミング
          1. 7.10.4.1.1 バッファ付き DAC の動作条件
          2. 7.10.4.1.2 バッファ付き DAC の電気的特性
          3. 7.10.4.1.3 バッファ付き DAC の説明グラフ
          4. 7.10.4.1.4 バッファ付きDACの代表的特性グラフ
      5. 7.10.5 コンパレータ・サブシステム (CMPSS)
        1. 7.10.5.1 CMPSS の電気的データおよびタイミング
          1. 7.10.5.1.1 コンパレータの電気的特性
          2. 7.10.5.1.2 CMPSS DAC の静的電気特性
          3. 7.10.5.1.3 CMPSS の説明用グラフ
    11. 7.11 制御ペリフェラル
      1. 7.11.1 拡張キャプチャ (eCAP)
        1. 7.11.1.1 eCAP の電気的データおよびタイミング
          1. 7.11.1.1.1 eCAP のタイミング要件
          2. 7.11.1.1.2 eCAP のスイッチング特性
      2. 7.11.2 高分解能キャプチャ・サブモジュール (HRCAP6–HRCAP7)
        1. 7.11.2.1 HRCAP の電気的データおよびタイミング
          1. 7.11.2.1.1 HRCAP のスイッチング特性
      3. 7.11.3 拡張パルス幅変調器 (ePWM)
        1. 7.11.3.1 制御ペリフェラルの同期
        2. 7.11.3.2 ePWM の電気的データおよびタイミング
          1. 7.11.3.2.1 ePWM のタイミング要件
          2. 7.11.3.2.2 ePWM のスイッチング特性
          3. 7.11.3.2.3 トリップ・ゾーン入力のタイミング
            1. 7.11.3.2.3.1 トリップ・ゾーン入力のタイミング要件
        3. 7.11.3.3 外部 ADC 変換開始の電気的データおよびタイミング
          1. 7.11.3.3.1 外部 ADC 変換開始のスイッチング特性
      4. 7.11.4 高分解能パルス幅変調器 (HRPWM)
        1. 7.11.4.1 HRPWM の電気的データおよびタイミング
          1. 7.11.4.1.1 高分解能 PWM の特性
      5. 7.11.5 拡張直交エンコーダ・パルス (eQEP)
        1. 7.11.5.1 eQEP の電気的データおよびタイミング
          1. 7.11.5.1.1 eQEP のタイミング要件
          2. 7.11.5.1.2 eQEP のスイッチング特性
      6. 7.11.6 シグマ-デルタ・フィルタ・モジュール (SDFM)
        1. 7.11.6.1 SDFM の電気的データおよびタイミング
          1. 7.11.6.1.1 非同期 GPIO (ASYNC) オプション使用時の SDFM のタイミング要件
          2. 7.11.6.1.2 SDFM のタイミング図
        2. 7.11.6.2 SDFM の電気的データおよびタイミング (同期 GPIO)
          1. 7.11.6.2.1 同期 GPIO (SYNC) オプション使用時の SDFM のタイミング要件
    12. 7.12 通信ペリフェラル
      1. 7.12.1 CAN (Controller Area Network)
      2. 7.12.2 I2C (Inter-Integrated Circuit)
        1. 7.12.2.1 I2C の電気的データおよびタイミング
          1. 7.12.2.1.1 I2C のタイミング要件
          2. 7.12.2.1.2 I2C のスイッチング特性
          3. 7.12.2.1.3 I2C のタイミング図
      3. 7.12.3 PMBus (Power-Management Bus) インターフェイス
        1. 7.12.3.1 PMBus の電気的データおよびタイミング
          1. 7.12.3.1.1 PMBus の電気的特性
          2. 7.12.3.1.2 PMBus ファースト・モードのスイッチング特性
          3. 7.12.3.1.3 PMBus 標準モードのスイッチング特性
      4. 7.12.4 シリアル通信インターフェイス (SCI)
      5. 7.12.5 シリアル・ペリフェラル・インターフェイス (SPI)
        1. 7.12.5.1 SPI の電気的データおよびタイミング
          1. 7.12.5.1.1 非高速マスタ・モードのタイミング
            1. 7.12.5.1.1.1 SPI マスタ・モードのスイッチング特性 (クロック位相 = 0)
            2. 7.12.5.1.1.2 SPI マスタ・モードのスイッチング特性 (クロック位相 = 1)
            3. 7.12.5.1.1.3 SPI マスタ・モードのタイミング要件
          2. 7.12.5.1.2 非高速スレーブ・モードのタイミング
            1. 7.12.5.1.2.1 SPI スレーブ・モードのスイッチング特性
            2. 7.12.5.1.2.2 SPI スレーブ・モードのタイミング要件
          3. 7.12.5.1.3 高速マスタ・モードのタイミング
            1. 7.12.5.1.3.1 SPI 高速マスタ・モードのスイッチング特性 (クロック位相 = 0)
            2. 7.12.5.1.3.2 SPI 高速マスタ・モードのスイッチング特性 (クロック位相 = 1)
            3. 7.12.5.1.3.3 SPI 高速マスタ・モードのタイミング要件
          4. 7.12.5.1.4 高速スレーブ・モードのタイミング
            1. 7.12.5.1.4.1 SPI 高速スレーブ・モードのスイッチング特性
            2. 7.12.5.1.4.2 SPI 高速スレーブ・モードのタイミング要件
      6. 7.12.6 LIN (Local Interconnect Network)
      7. 7.12.7 高速シリアル・インターフェイス (FSI)
        1. 7.12.7.1 FSI トランスミッタ
          1. 7.12.7.1.1 FSITX の電気的データおよびタイミング
            1. 7.12.7.1.1.1 FSITX のスイッチング特性
        2. 7.12.7.2 FSI レシーバ
          1. 7.12.7.2.1 FSIRX の電気的データおよびタイミング
            1. 7.12.7.2.1.1 FSIRX のスイッチング特性
            2. 7.12.7.2.1.2 FSIRX のタイミング要件
        3. 7.12.7.3 FSI SPI 互換モード
          1. 7.12.7.3.1 FSITX SPI 信号モードの電気的データおよびタイミング
            1. 7.12.7.3.1.1 FSITX SPI 信号モードのスイッチング特性
  8. 8 詳細説明
    1. 8.1  概要
    2. 8.2  機能ブロック図
    3. 8.3  メモリ
      1. 8.3.1 C28x メモリ・マップ
      2. 8.3.2 制御補償器アクセラレータ (CLA) ROM メモリ・マップ
      3. 8.3.3 フラッシュ・メモリ・マップ
      4. 8.3.4 ペリフェラル・レジスタのメモリ・マップ
      5. 8.3.5 メモリ・タイプ
        1. 8.3.5.1 専用RAM (Mx RAM)
        2. 8.3.5.2 ローカル共有 RAM (LSx RAM)
        3. 8.3.5.3 グローバル共有 RAM (GSx RAM)
        4. 8.3.5.4 CLA メッセージ RAM (CLA MSGRAM)
    4. 8.4  識別
    5. 8.5  バス・アーキテクチャ – ペリフェラル・コネクティビティ
    6. 8.6  C28x プロセッサ
      1. 8.6.1 組み込みリアルタイム解析および診断 (ERAD)
      2. 8.6.2 浮動小数点演算ユニット (FPU)
      3. 8.6.3 三角関数演算ユニット (TMU)
      4. 8.6.4 ビタビ、複素演算、CRC ユニット (VCU-I)
    7. 8.7  制御補償器アクセラレータ (CLA)
    8. 8.8  ダイレクト・メモリ・アクセス (DMA)
    9. 8.9  ブート ROM およびペリフェラル・ブート
      1. 8.9.1 代替ブート・モード選択ピンの構成
      2. 8.9.2 代替ブート・モード・オプションの構成
      3. 8.9.3 GPIO の割り当て
    10. 8.10 デュアル・コード・セキュリティ・モジュール
    11. 8.11 ウォッチドッグ
    12. 8.12 構成可能ロジック・ブロック (CLB)
    13. 8.13 機能安全
  9. 9 アプリケーション、実装、およびレイアウト
    1. 9.1 デバイスの主な特長
    2. 9.2 アプリケーション情報
      1. 9.2.1 代表的なアプリケーション
        1. 9.2.1.1 サーバー・テレコム電源ユニット (PSU)
          1. 9.2.1.1.1 システム・ブロック図
          2. 9.2.1.1.2 サーバーおよびテレコム PSU (電源) のリソース
        2. 9.2.1.2 単相オンライン UPS
          1. 9.2.1.2.1 システム・ブロック図
          2. 9.2.1.2.2 単相オンライン UPS のリソース
        3. 9.2.1.3 ソーラー・マイクロ・インバータ
          1. 9.2.1.3.1 システム・ブロック図
          2. 9.2.1.3.2 ソーラー・マイクロ・インバータのリソース
        4. 9.2.1.4 EV 充電ステーション向けパワー・モジュール
          1. 9.2.1.4.1 システム・ブロック図
          2. 9.2.1.4.2 EV 充電ステーション向けパワー・モジュール資料
        5. 9.2.1.5 サーボ・ドライブ制御モジュール
          1. 9.2.1.5.1 システム・ブロック図
          2. 9.2.1.5.2 サーボ・ドライブ制御モジュールのリソース
  10. 10デバイスおよびドキュメントのサポート
    1. 10.1 デバイスおよび開発ツールの命名規則
    2. 10.2 マーキング
    3. 10.3 ツールとソフトウェア
    4. 10.4 ドキュメントのサポート
    5. 10.5 サポート・リソース
    6. 10.6 商標
    7. 10.7 静電気放電に関する注意事項
    8. 10.8 用語集
  11. 11メカニカル、パッケージ、および注文に関する情報
    1. 11.1 パッケージ情報

パッケージ・オプション

メカニカル・データ（パッケージ｜ピン）
サーマルパッド・メカニカル・データ
発注情報

6.2 ピン属性

表 6-1 ピン属性
信号名 多重化位置 100 PZ 64 PMQ 64 PM 56 RSH ピンの種類 説明
アナログ
A0 23 15 15 13 I ADC-A 入力 0
B15 I ADC-B 入力 15
C15 I ADC-C 入力 15
DACA_OUT O バッファ付き DAC-A 出力
AIO231 I ADC ピンのデジタル入力 -231
A1 22 14 14 12 I ADC-A 入力 1
DACB_OUT O バッファ付き DAC-B 出力
AIO232 I ADC ピンのデジタル入力 -232
A10 40 25 25 23 I ADC-A 入力 10
B1 I ADC-B 入力 1
C10 I ADC-C 入力 10
PGA7_OF O PGA-7 出力フィルタ (オプション)
CMP7_HP0 I CMPSS-7 ハイ・コンパレータ正入力 0
CMP7_LP0 I CMPSS-7 ロー・コンパレータ正入力 0
AIO230 I ADC ピンのデジタル入力 -230
A2 9 9 9 8 I ADC-A 入力 2
B6 I ADC-B 入力 6
PGA1_OF O PGA-1 出力フィルタ (オプション)
CMP1_HP0 I CMPSS-1 ハイ・コンパレータ正入力 0
CMP1_LP0 I CMPSS-1 ロー・コンパレータ正入力 0
AIO224 I ADC ピンのデジタル入力 -224
A3 10 I ADC-A 入力 3
CMP1_HP3 I CMPSS-1 ハイ・コンパレータ正入力 3
CMP1_HN0 I CMPSS-1 ハイ・コンパレータ負入力 0
CMP1_LP3 I CMPSS-1 ロー・コンパレータ正入力 3
CMP1_LN0 I CMPSS-1 ロー・コンパレータ負入力 0
AIO233 I ADC ピンのデジタル入力 -233
A4 36 23 23 21 I ADC-A 入力 4
B8 I ADC-B 入力 8
PGA2_OF O PGA-2 出力フィルタ (オプション)
CMP2_HP0 I CMPSS-2 ハイ・コンパレータ正入力 0
CMP2_LP0 I CMPSS-2 ロー・コンパレータ正入力 0
AIO225 I ADC ピンのデジタル入力 -225
A5 35 I ADC-A 入力 5
CMP2_HP3 I CMPSS-2 ハイ・コンパレータ正入力 3
CMP2_HN0 I CMPSS-2 ハイ・コンパレータ負入力 0
CMP2_LP3 I CMPSS-2 ロー・コンパレータ正入力 3
CMP2_LN0 I CMPSS-2 ロー・コンパレータ負入力 0
AIO234 I ADC ピンのデジタル入力 -234
A6 6 6 6 I ADC-A 入力 6
PGA5_OF O PGA-5 出力フィルタ (オプション)
CMPE_HP0 I CMPSS-5 ハイ・コンパレータ正入力 0
CMPE_LP0 I CMPSS-5 ロー・コンパレータ正入力 0
AIO228 I ADC ピンのデジタル入力 -228
A8 37 I ADC-A 入力 8
PGA6_OF O PGA-6 出力フィルタ (オプション)
CMP6_HP0 I CMPSS-6 ハイ・コンパレータ正入力 0
CMP6_LP0 I CMPSS-6 ロー・コンパレータ正入力 0
AIO229 I ADC ピンのデジタル入力 -229
A9 38 I ADC-A 入力 9
CMP6_HP3 I CMPSS-6 ハイ・コンパレータ正入力 3
CMP6_HN0 I CMPSS-6 ハイ・コンパレータ負入力 0
CMP6_LP3 I CMPSS-6 ロー・コンパレータ正入力 3
CMP6_LN0 I CMPSS-6 ロー・コンパレータ負入力 0
AIO236 I ADC ピンのデジタル入力 -236
B0 41 I ADC-B 入力 0
CMP7_HP3 I CMPSS-7 ハイ・コンパレータ正入力 3
CMP7_HN0 I CMPSS-7 ハイ・コンパレータ負入力 0
CMP7_LP3 I CMPSS-7 ロー・コンパレータ正入力 3
CMP7_LN0 I CMPSS-7 ロー・コンパレータ負入力 0
AIO241 I ADC ピンのデジタル入力 -241
B2 7 7 7 6 I ADC-B 入力 2
C6 I ADC-C 入力 6
PGA3_OF O PGA-3 出力フィルタ (オプション)
CMP3_HP0 I CMPSS-3 ハイ・コンパレータ正入力 0
CMP3_LP0 I CMPSS-3 ロー・コンパレータ正入力 0
AIO226 I ADC ピンのデジタル入力 -226
B3 8 8 8 7 I ADC-B 入力 3
VDAC I オンチップ DAC の外部リファレンス電圧 (オプション)。このピンは、ADC 入力または DAC リファレンスのいずれかに使われますが、VSSA に対して 100pF のコンデンサが付いており、ディセーブルすることはできません。このピンをオンチップ DAC のリファレンス電圧として使用する場合は、このピンに少なくとも 1μF のコンデンサを配置します。
CMP3_HP3 I CMPSS-3 ハイ・コンパレータ正入力 3
CMP3_HN0 I CMPSS-3 ハイ・コンパレータ負入力 0
CMP3_LP3 I CMPSS-3 ロー・コンパレータ正入力 3
CMP3_LN0 I CMPSS-3 ロー・コンパレータ負入力 0
AIO242 I ADC ピンのデジタル入力 -242
B4 39 24 24 22 I ADC-B 入力 4
C8 I ADC-C 入力 8
PGA4_OF O PGA-4 出力フィルタ (オプション)
CMP4_HP0 I CMPSS-4 ハイ・コンパレータ正入力 0
CMP4_LP0 I CMPSS-4 ロー・コンパレータ正入力 0
AIO227 I ADC ピンのデジタル入力 -227
C0 19 12 12 10 I ADC-C 入力 0
CMP1_HP1 I CMPSS-1 ハイ・コンパレータ正入力 1
CMP1_HN1 I CMPSS-1 ハイ・コンパレータ負入力 1
CMP1_LP1 I CMPSS-1 ロー・コンパレータ正入力 1
CMP1_LN1 I CMPSS-1 ロー・コンパレータ負入力 1
AIO237 I ADC ピンのデジタル入力 -237
C1 29 18 18 16 I ADC-C 入力 1
CMP2_HP1 I CMPSS-2 ハイ・コンパレータ正入力 1
CMP2_HN1 I CMPSS-2 ハイ・コンパレータ負入力 1
CMP2_LP1 I CMPSS-2 ロー・コンパレータ正入力 1
CMP2_LN1 I CMPSS-2 ロー・コンパレータ負入力 1
AIO238 I ADC ピンのデジタル入力 -238
C14 44 I ADC-C 入力 14
CMP7_HP1 I CMPSS-7 ハイ・コンパレータ正入力 1
CMP7_HN1 I CMPSS-7 ハイ・コンパレータ負入力 1
CMP7_LP1 I CMPSS-7 ロー・コンパレータ正入力 1
CMP7_LN1 I CMPSS-7 ロー・コンパレータ負入力 1
AIO246 I ADC ピンのデジタル入力 -246
C2 21 13 13 11 I ADC-C 入力 2
CMP3_HP1 I CMPSS-3 ハイ・コンパレータ正入力 1
CMP3_HN1 I CMPSS-3 ハイ・コンパレータ負入力 1
CMP3_LP1 I CMPSS-3 ロー・コンパレータ正入力 1
CMP3_LN1 I CMPSS-3 ロー・コンパレータ負入力 1
AIO244 I ADC ピンのデジタル入力 -244
C3 31 19 19 17 I ADC-C 入力 3
CMP4_HP1 I CMPSS-4 ハイ・コンパレータ正入力 1
CMP4_HN1 I CMPSS-4 ハイ・コンパレータ負入力 1
CMP4_LP1 I CMPSS-4 ロー・コンパレータ正入力 1
CMP4_LN1 I CMPSS-4 ロー・コンパレータ負入力 1
AIO245 I ADC ピンのデジタル入力 -245
C4 17 11 11 I ADC-C 入力 4
CMPE_HP1 I CMPSS-5 ハイ・コンパレータ正入力 1
CMPA_HN1 I CMPSS-5 ハイ・コンパレータ負入力 1
CMP5_LP1 I CMPSS-5 ロー・コンパレータ正入力 1
CMPA_LN1 I CMPSS-5 ロー・コンパレータ負入力 1
AIO239 I ADC ピンのデジタル入力 -239
C5 28 I ADC-C 入力 5
CMP6_HP1 I CMPSS-6 ハイ・コンパレータ正入力 1
CMP6_HN1 I CMPSS-6 ハイ・コンパレータ負入力 1
CMP6_LP1 I CMPSS-6 ロー・コンパレータ正入力 1
CMP6_LN1 I CMPSS-6 ロー・コンパレータ負入力 1
AIO240 I ADC ピンのデジタル入力 -240
PGA1_GND 14 10 10 9 I PGA-1 グランド
PGA1_IN 18 12 12 10 I PGA-1 入力
CMP1_HP2 I CMPSS-1 ハイ・コンパレータ正入力 2
CMP1_LP2 I CMPSS-1 ロー・コンパレータ正入力 2
PGA2_GND 32 20 20 18 I PGA-2 グランド
PGA2_IN 30 18 18 16 I PGA-2 入力
CMP2_HP2 I CMPSS-2 ハイ・コンパレータ正入力 2
CMP2_LP2 I CMPSS-2 ロー・コンパレータ正入力 2
PGA3_GND 15 10 10 9 I PGA-3 グランド
PGA3_IN 20 13 13 11 I PGA-3 入力
CMP3_HP2 I CMPSS-3 ハイ・コンパレータ正入力 2
CMP3_LP2 I CMPSS-3 ロー・コンパレータ正入力 2
PGA4_GND 32 20 20 18 I PGA-4 グランド
PGA4_IN 31 19 19 17 I PGA-4 入力
CMP4_HP2 I CMPSS-4 ハイ・コンパレータ正入力 2
CMP4_LP2 I CMPSS-4 ロー・コンパレータ正入力 2
PGA5_GND 13 10 10 9 I PGA-5 グランド
PGA5_IN 16 11 11 I PGA-5 入力
CMP5_HP2 I CMPSS-5 ハイ・コンパレータ正入力 2
CMP5_LP2 I CMPSS-5 ロー・コンパレータ正入力 2
PGA6_GND 32 20 20 18 I PGA-6 グランド
PGA6_IN 28 I PGA-6 入力
CMP6_HP2 I CMPSS-6 ハイ・コンパレータ正入力 2
CMP6_LP2 I CMPSS-6 ロー・コンパレータ正入力 2
PGA7_GND 42 I PGA-7 グランド
PGA7_IN 43 I PGA-7 入力
CMP7_HP2 I CMPSS-7 ハイ・コンパレータ正入力 2
CMP7_LP2 I CMPSS-7 ロー・コンパレータ正入力 2
VREFHIA 25 16 16 14 I/O ADC-A の高いリファレンス電圧。外部リファレンス・モードでは、高い側のリファレンス電圧を外部からこのピンに印加します。内部リファレンス・モードでは、デバイスによってこのピンに電圧が駆動されます。いずれのモードでも、2.2μF 以上のコンデンサをこのピンに配置します。このコンデンサは、VREFHIA ピンと VREFLOA ピンの間で、できるだけデバイスに近い場所に配置する必要があります。このピンは、内部リファレンス・モードまたは外部リファレンス・モードのいずれの場合でも、外部に負荷を接続しないでください。
VREFHIB 24 16 16 14 I/O ADC-B の高い基準電圧。外部リファレンス・モードでは、高い側のリファレンス電圧を外部からこのピンに印加します。内部リファレンス・モードでは、デバイスによってこのピンに電圧が駆動されます。いずれのモードでも、2.2μF 以上のコンデンサをこのピンに配置します。このコンデンサは、VREFHIB ピンと VREFLOB ピンの間で、できるだけデバイスに近い場所に配置する必要があります。このピンは、内部リファレンス・モードまたは外部リファレンス・モードのいずれの場合でも、外部に負荷を接続しないでください。
VREFHIC 24 16 16 14 I/O ADC-C の高い基準電圧。外部リファレンス・モードでは、高い側のリファレンス電圧を外部からこのピンに印加します。内部リファレンス・モードでは、デバイスによってこのピンに電圧が駆動されます。いずれのモードでも、2.2μF 以上のコンデンサをこのピンに配置します。このコンデンサは、VREFHIC ピンと VREFLOC ピンの間で、できるだけデバイスに近い場所に配置する必要があります。このピンは、内部リファレンス・モードまたは外部リファレンス・モードのいずれの場合でも、外部に負荷を接続しないでください。
VREFLOA 27 17 17 15 I ADC-A の低い基準電圧。
VREFLOB 26 17 17 15 I ADC-B の低い基準電圧
VREFLOC 26 17 17 15 I ADC-C の低い基準電圧
GPIO
GPIO0 0、4、8、12 79 52 52 47 I/O 汎用入出力 0
EPWM1_A 1 O ePWM-1 出力 A
I2CA_SDA 6 I/OD I2C-A オープン・ドレイン双方向データ
GPIO1 0、4、8、12 78 51 51 46 I/O 汎用入出力 1
EPWM1_B 1 O ePWM-1 出力 B
I2CA_SCL 6 I/OD I2C-A オープン・ドレイン双方向クロック
GPIO2 0、4、8、12 77 50 50 45 I/O 汎用入出力 2
EPWM2_A 1 O ePWM-2 出力 A
OUTPUTXBAR1 5 O 出力クロスバー出力 1
PMBUSA_SDA 6 I/OD PMBus-A オープン・ドレイン双方向データ
SCIA_TX 9 O SCI-A 送信データ
FSIRXA_D1 10 I FSIRX-A オプションの追加データ入力
GPIO3 0、4、8、12 76 49 49 44 I/O 汎用入出力 3
EPWM2_B 1 O ePWM-2 出力 B
OUTPUTXBAR2 2、5 O 出力クロスバー出力 2
PMBUSA_SCL 6 I/OD PMBus-A オープン・ドレイン双方向クロック
SPIA_CLK 7 I/O SPI-A クロック
SCIA_RX 9 I SCI-A 受信データ
FSIRXA_D0 10 I FSIRX-A 1 次データ入力
GPIO4 0、4、8、12 75 48 48 43 I/O 汎用入出力 4
EPWM3_A 1 O ePWM-3 出力 A
OUTPUTXBAR3 5 O 出力クロスバー出力 3
CANA_TX 6 O CAN-A 送信
FSIRXA_CLK 10 I FSIRX-A 入力クロック
GPIO5 0、4、8、12 89 61 61 55 I/O 汎用入出力 5
EPWM3_B 1 O ePWM-3 出力 B
OUTPUTXBAR3 3 O 出力クロスバー出力 3
CANA_RX 6 I CAN-A 受信
SPIA_STE 7 I/O SPI-A スレーブ送信イネーブル (STE)
FSITXA_D1 9 O FSITX-A オプションの追加データ出力
GPIO6 0、4、8、12 97 64 64 1 I/O 汎用入出力 6
EPWM4_A 1 O ePWM-4 出力 A
OUTPUTXBAR4 2 O 出力クロスバー出力 4
SYNCOUT 3 O 外部 ePWM 同期パルス
EQEP1_A 5 I eQEP-1 入力 A
CANB_TX 6 O CAN-B 送信
SPIB_SOMI 7 I/O SPI-B スレーブ出力、マスタ入力 (SOMI)
FSITXA_D0 9 O FSITX-A 1 次データ出力
GPIO7 0、4、8、12 84 57 57 52 I/O 汎用入出力 7
EPWM4_B 1 O ePWM-4 出力 B
OUTPUTXBAR5 3 O 出力クロスバー出力 5
EQEP1_B 5 I eQEP-1 入力 B
CANB_RX 6 I CAN-B 受信
SPIB_SIMO 7 I/O SPI-B スレーブ入力、マスタ出力 (SIMO)
FSITXA_CLK 9 O FSITX-A 出力クロック
GPIO8 0、4、8、12 74 47 47 42 I/O 汎用入出力 8
EPWM5_A 1 O ePWM-5 出力 A
CANB_TX 2 O CAN-B 送信
ADCSOCAO 3 O 外部 ADCへの ADC 変換開始 A 出力 (ePWM モジュールから)
EQEP1_STROBE 5 I/O eQEP-1 ストローブ
SCIA_TX 6 O SCI-A 送信データ
SPIA_SIMO 7 I/O SPI-A スレーブ入力、マスタ出力 (SIMO)
I2CA_SCL 9 I/OD I2C-A オープン・ドレイン双方向クロック
FSITXA_D1 10 O FSITX-A オプションの追加データ出力
GPIO9 0、4、8、12 90 62 62 56 I/O 汎用入出力 9
EPWM5_B 1 O ePWM-5 出力 B
SCIB_TX 2 O SCI-B 送信データ
OUTPUTXBAR6 3 O 出力クロスバー出力 6
EQEP1_INDEX 5 I/O eQEP-1 インデックス
SCIA_RX 6 I SCI-A 受信データ
SPIA_CLK 7 I/O SPI-A クロック
FSITXA_D0 10 O FSITX-A 1 次データ出力
GPIO10 0、4、8、12 93 63 63 I/O 汎用入出力 10
EPWM6_A 1 O ePWM-6 出力 A
CANB_RX 2 I CAN-B 受信
ADCSOCBO 3 O 外部 ADCへの ADC 変換開始 B 出力 (ePWM モジュールから)
EQEP1_A 5 I eQEP-1 入力 A
SCIB_TX 6 O SCI-B 送信データ
SPIA_SOMI 7 I/O SPI-A スレーブ出力、マスタ入力 (SOMI)
I2CA_SDA 9 I/OD I2C-A オープン・ドレイン双方向データ
FSITXA_CLK 10 O FSITX-A 出力クロック
GPIO11 0、4、8、12 52 31 31 28 I/O 汎用入出力 11
EPWM6_B 1 O ePWM-6 出力 B
SCIB_RX 2、6 I SCI-B 受信データ
OUTPUTXBAR7 3 O 出力クロスバー出力 7
EQEP1_B 5 I eQEP-1 入力 B
SPIA_STE 7 I/O SPI-A スレーブ送信イネーブル (STE)
FSIRXA_D1 9 I FSIRX-A オプションの追加データ入力
GPIO12 0、4、8、12 51 30 27 I/O 汎用入出力 12
EPWM7_A 1 O ePWM-7 出力 A
CANB_TX 2 O CAN-B 送信
EQEP1_STROBE 5 I/O eQEP-1 ストローブ
SCIB_TX 6 O SCI-B 送信データ
PMBUSA_CTL 7 I PMBus-A 制御信号
FSIRXA_D0 9 I FSIRX-A 1 次データ入力
GPIO13 0、4、8、12 50 29 26 I/O 汎用入出力 13
EPWM7_B 1 O ePWM-7 出力 B
CANB_RX 2 I CAN-B 受信
EQEP1_INDEX 5 I/O eQEP-1 インデックス
SCIB_RX 6 I SCI-B 受信データ
PMBUSA_ALERT 7 I/OD PMBus-A オープン・ドレイン双方向アラート信号
FSIRXA_CLK 9 I FSIRX-A 入力クロック
GPIO14 0、4、8、12 96 I/O 汎用入出力 14
EPWM8_A 1 O ePWM-8 出力 A
SCIB_TX 2 O SCI-B 送信データ
OUTPUTXBAR3 6 O 出力クロスバー出力 3
PMBUSA_SDA 7 I/OD PMBus-A オープン・ドレイン双方向データ
SPIB_CLK 9 I/O SPI-B クロック
EQEP2_A 10 I eQEP-2 入力 A
GPIO15 0、4、8、12 95 I/O 汎用入出力 15
EPWM8_B 1 O ePWM-8 出力 B
SCIB_RX 2 I SCI-B 受信データ
OUTPUTXBAR4 6 O 出力クロスバー出力 4
PMBUSA_SCL 7 I/OD PMBus-A オープン・ドレイン双方向クロック
SPIB_STE 9 I/O SPI-B スレーブ送信イネーブル (STE)
EQEP2_B 10 I eQEP-2 入力 B
GPIO16 0、4、8、12 54 33 33 30 I/O 汎用入出力 16
SPIA_SIMO 1 I/O SPI-A スレーブ入力、マスタ出力 (SIMO)
CANB_TX 2 O CAN-B 送信
OUTPUTXBAR7 3 O 出力クロスバー出力 7
EPWM5_A 5 O ePWM-5 出力 A
SCIA_TX 6 O SCI-A 送信データ
SD1_D1 7 I SDFM-1 チャネル 1 データ入力
EQEP1_STROBE 9 I/O eQEP-1 ストローブ
PMBUSA_SCL 10 I/OD PMBus-A オープン・ドレイン双方向クロック
XCLKOUT 11 O 外部クロック出力。このピンは、デバイス内のクロック信号の中から選択されたものを分周した信号を出力します。
GPIO17 0、4、8、12 55 34 34 31 I/O 汎用入出力 17
SPIA_SOMI 1 I/O SPI-A スレーブ出力、マスタ入力 (SOMI)
CANB_RX 2 I CAN-B 受信
OUTPUTXBAR8 3 O 出力クロスバー出力 8
EPWM5_B 5 O ePWM-5 出力 B
SCIA_RX 6 I SCI-A 受信データ
SD1_C1 7 I SDFM-1 チャネル 1 クロック入力
EQEP1_INDEX 9 I/O eQEP-1 インデックス
PMBUSA_SDA 10 I/OD PMBus-A オープン・ドレイン双方向データ
GPIO18_X2 0、4、8、12 68 41 41 38 I/O 汎用入出力 18このピンとそのデジタル多重化オプションは、システムが INTOSC によってクロック供給され、X1 に外部プルダウン抵抗 (推奨 1kΩ) がある場合にのみ使用できます。
SPIA_CLK 1 I/O SPI-A クロック
SCIB_TX 2 O SCI-B 送信データ
CANA_RX 3 I CAN-A 受信
EPWM6_A 5 O ePWM-6 出力 A
I2CA_SCL 6 I/OD I2C-A オープン・ドレイン双方向クロック
SD1_D2 7 I SDFM-1 チャネル 2 データ入力
EQEP2_A 9 I eQEP-2 入力 A
PMBUSA_CTL 10 I PMBus-A 制御信号
XCLKOUT 11 O 外部クロック出力。このピンは、デバイス内のクロック信号の中から選択されたものを分周した信号を出力します。
X2 ALT I/O 水晶発振器出力
GPIO20 0 I/O 汎用入出力 20
GPIO21 0 I/O 汎用入出力 21
GPIO22_VFBSW 0、4、8、12 83 56 56 51 I/O 汎用入出力 22このピンは、デフォルトで DC-DC モードに設定されています。内部 DC-DC レギュレータを使用しない場合は、DC-DC をディセーブルして(DCDCCTL.DCDCEN = 0)、 GPAAMSEL レジスタのビットをクリアすることで、汎用入出力 22 として構成できます。
EQEP1_STROBE 1 I/O eQEP-1 ストローブ
SCIB_TX 3 O SCI-B 送信データ
SPIB_CLK 6 I/O SPI-B クロック
SD1_D4 7 I SDFM-1 チャネル 4 データ入力
LINA_TX 9 O LIN-A 送信
VFBSW(1) ALT - 内部 DC-DC レギュレータのフィードバック信号。内部 DC-DC レギュレータを使用する場合は (DCDCCTL.DCDCEN = 1)、L (VSW) が VDD レールに接続されているノード (デバイスにできるだけ近いところ) にこのピンを接続します。
GPIO23_VSW 0 81 54 54 49 I/O 汎用入出力 23このピンは、デフォルトで DC-DC モードに設定されています。内部 DC-DC レギュレータを使用しない場合は、DC-DC をディセーブルして(DCDCCTL.DCDCEN = 0)、 GPAAMSEL レジスタのビットをクリアすることで、汎用入出力 23 として構成できます。このピンの内部容量は、約 100pF です。TI では、他の GPIO を使用すること、または、高速なスイッチング応答を必要としないアプリケーションにのみこのピンを使用することを推奨しています。
VSW(1) ALT - 内部 DC-DC レギュレータのスイッチング出力 (DCDCCTL.DCDCEN = 1 の場合)
GPIO24 0、4、8、12 56 35 35 32 I/O 汎用入出力 24
OUTPUTXBAR1 1 O 出力クロスバー出力 1
EQEP2_A 2 I eQEP-2 入力 A
EPWM8_A 5 O ePWM-8 出力 A
SPIB_SIMO 6 I/O SPI-B スレーブ入力、マスタ出力 (SIMO)
SD1_D1 7 I SDFM-1 チャネル 1 データ入力
PMBUSA_SCL 10 I/OD PMBus-A オープン・ドレイン双方向クロック
SCIA_TX 11 O SCI-A 送信データ
ERRORSTS 13 O アクティブ・ローのエラー・ステータス出力。電源投入時または ERRORSTS 信号自体の障害発生時にエラー状態をアサートする場合は、外付けのプルダウン抵抗を使用できます。上記の条件でエラー状態をアサートしたくない場合は、プルアップ抵抗を使用できます。
GPIO25 0、4、8、12 57 I/O 汎用入出力 25
OUTPUTXBAR2 1 O 出力クロスバー出力 2
EQEP2_B 2 I eQEP-2 入力 B
SPIB_SOMI 6 I/O SPI-B スレーブ出力、マスタ入力 (SOMI)
SD1_C1 7 I SDFM-1 チャネル 1 クロック入力
FSITXA_D1 9 O FSITX-A オプションの追加データ出力
PMBUSA_SDA 10 I/OD PMBus-A オープン・ドレイン双方向データ
SCIA_RX 11 I SCI-A 受信データ
GPIO26 0、4、8、12 58 I/O 汎用入出力 26
OUTPUTXBAR3 1、5 O 出力クロスバー出力 3
EQEP2_INDEX 2 I/O eQEP-2 インデックス
SPIB_CLK 6 I/O SPI-B クロック
SD1_D2 7 I SDFM-1 チャネル 2 データ入力
FSITXA_D0 9 O FSITX-A 1 次データ出力
PMBUSA_CTL 10 I PMBus-A 制御信号
I2CA_SDA 11 I/OD I2C-A オープン・ドレイン双方向データ
GPIO27 0、4、8、12 59 I/O 汎用入出力 27
OUTPUTXBAR4 1、5 O 出力クロスバー出力 4
EQEP2_STROBE 2 I/O eQEP-2 ストローブ
SPIB_STE 6 I/O SPI-B スレーブ送信イネーブル (STE)
SD1_C2 7 I SDFM-1 チャネル 2 クロック入力
FSITXA_CLK 9 O FSITX-A 出力クロック
PMBUSA_ALERT 10 I/OD PMBus-A オープン・ドレイン双方向アラート信号
I2CA_SCL 11 I/OD I2C-A オープン・ドレイン双方向クロック
GPIO28 0、4、8、12 1 2 2 3 I/O 汎用入出力 28
SCIA_RX 1 I SCI-A 受信データ
EPWM7_A 3 O ePWM-7 出力 A
OUTPUTXBAR5 5 O 出力クロスバー出力 5
EQEP1_A 6 I eQEP-1 入力 A
SD1_D3 7 I SDFM-1 チャネル 3 データ入力
EQEP2_STROBE 9 I/O eQEP-2 ストローブ
LINA_TX 10 O LIN-A 送信
SPIB_CLK 11 I/O SPI-B クロック
ERRORSTS 13 O アクティブ・ローのエラー・ステータス出力。電源投入時または ERRORSTS 信号自体の障害発生時にエラー状態をアサートする場合は、外付けのプルダウン抵抗を使用できます。上記の条件でエラー状態をアサートしたくない場合は、プルアップ抵抗を使用できます。
GPIO29 0、4、8、12 100 1 1 2 I/O 汎用入出力 29
SCIA_TX 1 O SCI-A 送信データ
EPWM7_B 3 O ePWM-7 出力 B
OUTPUTXBAR6 5 O 出力クロスバー出力 6
EQEP1_B 6 I eQEP-1 入力 B
SD1_C3 7 I SDFM-1 チャネル 3 クロック入力
EQEP2_INDEX 9 I/O eQEP-2 インデックス
LINA_RX 10 I LIN-A 受信
SPIB_STE 11 I/O SPI-B スレーブ送信イネーブル (STE)
ERRORSTS 13 O アクティブ・ローのエラー・ステータス出力。電源投入時または ERRORSTS 信号自体の障害発生時にエラー状態をアサートする場合は、外付けのプルダウン抵抗を使用できます。上記の条件でエラー状態をアサートしたくない場合は、プルアップ抵抗を使用できます。
GPIO30 0、4、8、12 98 I/O 汎用入出力 30
CANA_RX 1 I CAN-A 受信
SPIB_SIMO 3 I/O SPI-B スレーブ入力、マスタ出力 (SIMO)
OUTPUTXBAR7 5 O 出力クロスバー出力 7
EQEP1_STROBE 6 I/O eQEP-1 ストローブ
SD1_D4 7 I SDFM-1 チャネル 4 データ入力
GPIO31 0、4、8、12 99 I/O 汎用入出力 31
CANA_TX 1 O CAN-A 送信
SPIB_SOMI 3 I/O SPI-B スレーブ出力、マスタ入力 (SOMI)
OUTPUTXBAR8 5 O 出力クロスバー出力 8
EQEP1_INDEX 6 I/O eQEP-1 インデックス
SD1_C4 7 I SDFM-1 チャネル 4 クロック入力
FSIRXA_D1 9 I FSIRX-A オプションの追加データ入力
GPIO32 0、4、8、12 64 40 40 37 I/O 汎用入出力 32
I2CA_SDA 1 I/OD I2C-A オープン・ドレイン双方向データ
SPIB_CLK 3 I/O SPI-B クロック
EPWM8_B 5 O ePWM-8 出力 B
LINA_TX 6 O LIN-A 送信
SD1_D3 7 I SDFM-1 チャネル 3 データ入力
FSIRXA_D0 9 I FSIRX - A 1次データ入力
CANA_TX 10 O CAN-A 送信
GPIO33 0、4、8、12 53 32 32 29 I/O 汎用入出力 33
I2CA_SCL 1 I/OD I2C-A オープン・ドレイン双方向クロック
SPIB_STE 3 I/O SPI-B スレーブ送信イネーブル (STE)
OUTPUTXBAR4 5 O 出力クロスバー出力 4
LINA_RX 6 I LIN-A 受信
SD1_C3 7 I SDFM-1 チャネル 3 クロック入力
FSIRXA_CLK 9 I FSIRX-A 入力クロック
CANA_RX 10 I CAN-A 受信
GPIO34 0、4、8、12 94 I/O 汎用入出力 34
OUTPUTXBAR1 1 O 出力クロスバー出力 1
PMBUSA_SDA 6 I/OD PMBus-A オープン・ドレイン双方向データ
GPIO35 0、4、8、12 63 39 39 36 I/O 汎用入出力 35
SCIA_RX 1 I SCI-A 受信データ
I2CA_SDA 3 I/OD I2C-A オープン・ドレイン双方向データ
CANA_RX 5 I CAN-A 受信
PMBUSA_SCL 6 I/OD PMBus-A オープン・ドレイン双方向クロック
LINA_RX 7 I LIN-A 受信
EQEP1_A 9 I eQEP-1 入力 A
PMBUSA_CTL 10 I PMBus-A 制御信号
TDI 15 I JTAG テスト・データ入力 (TDI) - TDI は、このピンのデフォルトの多重化選択です。内部プルアップは、デフォルトで無効になっています。このピンを JTAG TDI として使用する場合は、入力がフローティング入力にならないように、内部プルアップをイネーブルにするか、ボードに外部プルアップを追加する必要があります。
GPIO37 0、4、8、12 61 37 37 34 I/O 汎用入出力 37
OUTPUTXBAR2 1 O 出力クロスバー出力 2
I2CA_SCL 3 I/OD I2C-A オープン・ドレイン双方向クロック
SCIA_TX 5 O SCI-A 送信データ
CANA_TX 6 O CAN-A 送信
LINA_TX 7 O LIN-A 送信
EQEP1_B 9 I eQEP-1 入力 B
PMBUSA_ALERT 10 I/OD PMBus-A オープン・ドレイン双方向アラート信号
TDO 15 O JTAG テスト・データ 出力 (TDO) - TDO は、このピンのデフォルトの多重化選択です。内部プルアップは、デフォルトで無効になっています。JTAG アクティビティがない場合、TDO 機能はトライステート状態になり、このピンはフローティング状態のままになります。GPIO 入力がフローティングにならないように、内部プルアップをイネーブルにするか、または外部プルアップをボードに追加する必要があります。
GPIO39 0、4、8、12 91 I/O 汎用入出力 39
CANB_RX 6 I CAN-B 受信
FSIRXA_CLK 7 I FSIRX-A 入力クロック
GPIO40 0、4、8、12 85 I/O 汎用入出力 40
PMBUSA_SDA 6 I/OD PMBus-A オープン・ドレイン双方向データ
FSIRXA_D0 7 I FSIRX-A 1 次データ入力
SCIB_TX 9 O SCI-B 送信データ
EQEP1_A 10 I eQEP-1 入力 A
GPIO41 0 I/O 汎用入出力 41
GPIO42 0 I/O 汎用入出力 42
GPIO43 0 I/O 汎用入出力 43
GPIO44 0 I/O 汎用入出力 44
GPIO45 0 I/O 汎用入出力 45
GPIO46 0 I/O 汎用入出力 46
GPIO47 0 I/O 汎用入出力 47
GPIO48 0 I/O 汎用入出力 48
GPIO49 0 I/O 汎用入出力 49
GPIO50 0 I/O 汎用入出力 50
GPIO51 0 I/O 汎用入出力 51
GPIO52 0 I/O 汎用入出力 52
GPIO53 0 I/O 汎用入出力 53
GPIO54 0 I/O 汎用入出力 54
GPIO55 0 I/O 汎用入出力 55
GPIO56 0、4、8、12 65 I/O 汎用入出力 56
SPIA_CLK 1 I/O SPI-A クロック
EQEP2_STROBE 5 I/O eQEP-2 ストローブ
SCIB_TX 6 O SCI-B 送信データ
SD1_D3 7 I SDFM-1 チャネル 3 データ入力
SPIB_SIMO 9 I/O SPI-B スレーブ入力、マスタ出力 (SIMO)
EQEP1_A 11 I eQEP-1 入力 A
GPIO57 0、4、8、12 66 I/O 汎用入出力 57
SPIA_STE 1 I/O SPI-A スレーブ送信イネーブル (STE)
EQEP2_INDEX 5 I/O eQEP-2 インデックス
SCIB_RX 6 I SCI-B 受信データ
SD1_C3 7 I SDFM-1 チャネル 3 クロック入力
SPIB_SOMI 9 I/O SPI-B スレーブ出力、マスタ入力 (SOMI)
EQEP1_B 11 I eQEP-1 入力 B
GPIO58 0、4、8、12 67 I/O 汎用入出力 58
OUTPUTXBAR1 5 O 出力クロスバー出力 1
SPIB_CLK 6 I/O SPI-B クロック
SD1_D4 7 I SDFM-1 チャネル 4 データ入力
LINA_TX 9 O LIN-A 送信
CANB_TX 10 O CAN-B 送信
EQEP1_STROBE 11 I/O eQEP-1 ストローブ
GPIO59 0、4、8、12 92 I/O 汎用入出力 59
OUTPUTXBAR2 5 O 出力クロスバー出力 2
SPIB_STE 6 I/O SPI-B スレーブ送信イネーブル (STE)
SD1_C4 7 I SDFM-1 チャネル 4 クロック入力
LINA_RX 9 I LIN-A 受信
CANB_RX 10 I CAN-B 受信
EQEP1_INDEX 11 I/O eQEP-1 インデックス
テスト、JTAG、リセット
FLT1 49 30 I/O フラッシュ・テスト・ピン 1。TI 用に予約済み。未接続のままにする必要があります。
FLT2 48 29 I/O フラッシュ・テスト・ピン 2。TI 用に予約済み。未接続のままにする必要があります。
TCK 60 36 36 33 I 内部プルアップ付き JTAG テスト・クロック。
TMS 62 38 38 35 I/O 内部プルアップ付き JTAG テスト・モード選択 (TMS)。このシリアル制御入力は、TCK の立ち上がりエッジで、TAP コントローラにシフトインされます。このデバイスには TRSTn ピンがありません。通常動作時に JTAG をリセット状態に維持するために、基板上で TMS ピンと VDDIO の間に外部プルアップ抵抗 (推奨 2.2kΩ) を配置する必要があります。
VREGENZ 73 46 46 I 内部プルダウン付きの内部電圧レギュレータ・イネーブル。VSS (LOW) に直接接続すると、内部 VREG がイネーブルになります。VDDIO (HIGH) に直接接続すると、外部電源を使用します。
X1 69 42 42 39 I/O 水晶発振器入力またはシングルエンド・クロック入力。水晶発振器をイネーブルにする前に、デバイス初期化ソフトウェアでこのピンを設定する必要があります。この発振器を使用するには、X1 と X2 の間に水晶振動子を接続する必要があります。このピンを使って、シングルエンドの 3.3V レベル・クロックを供給することもできます。GPIO19 はサポートされていません。内部で GPIO19 は X1 機能に接続されているので、X1 クロック機能への干渉を避けるために、GPIO19 はプルアップ無効の入力モードにしておく必要があります。
XRSn 2 3 3 4 I/OD デバイス・リセット (入力) およびウォッチドッグ・リセット (出力)。電源投入時、このピンはデバイスによって LOW に駆動されます。また、外部回路がこのピンを駆動して、デバイス・リセットをアサートすることもできます。ウォッチドッグ・リセットが発生した場合、MCU もこのピンを LOW に駆動します。ウォッチドッグ・リセット時には、 512 OSCCLK サイクルのウォッチドッグ・リセット期間にわたって、XRSn ピンが LOW に駆動されます。XRSn と VDDIO の間に 2.2kΩ～10kΩ の抵抗を配置する必要があります。ノイズ・フィルタリングのため、XRSn と VSS の間にコンデンサを配置します。容量は 100nF 以下にする必要があります。これらの値は、ウォッチドッグ・リセットがアサートされたときに、ウォッチドッグが 512 OSCCLK サイクル以内に XRSn ピンを VOL に正しく駆動できるように決められています。このピンの出力バッファは、内部プルアップ付きのオープン・ドレインです。このピンが外部デバイスによって駆動される場合は、オープン・ドレイン・デバイスを使用して駆動する必要があります。このピンが外部デバイスによって駆動される場合は、オープン・ドレイン・デバイスを使用して駆動する必要があります。
電源およびグランド
VDD 4、46、71、87 4、27、44、59 4、27、44、59 5、24、41、53 1.2V デジタル・ロジック電源ピン。各 VDD ピンの近くにデカップリング・コンデンサを配置することを推奨します。この合計容量は、少なくとも 約 20μF になるようにします。内部電圧レギュレータを使用しない場合、デカップリング容量の正確な値は、システムの電圧レギュレーション・ソリューションによって決定する必要があります。
VDDA 11、34 22 22 20 3.3V アナログ電源ピン。各 ピンと VSSA の間に、最小 2.2μF のデカップリング・コンデンサを配置します。
VDDIO 3、47、70、88 28、43、60 28、43、60 25、40、54 3.3V デジタル I/O 電源ピン。各ピンに、最小 0.1μF のデカップリング・コンデンサを配置します。
VDDIO_SW 80 53 53 48 内部 DC-DC レギュレータの 3.3V 電源ピン。内部 DC-DC レギュレータを使用する場合は、このピンに 20μF のバルク入力容量を配置する必要があります。このピンは常に VDDIO ピンに接続してください。必要に応じて絶縁用にフェライト・ビーズを使用することもできますが、VDDIO_SW と VDDIO は同じ電源から供給する必要があります。
VSS 5、45、72、86 5、26、45、58 5、26、45、58 PAD デジタル GND
VSSA 12、33 21 21 19 アナログ GND
VSS_SW 82 55 55 50 内部 DC-DC レギュレータのグランド。このピンは常に VSS ピンに接続してください。
(1) DCDCEN = 1 のとき、AMSEL レジスタの各ビットはドントケア (冗長) ではありません。