JAJSE04G January   2017  – January 2023 TMS320F280040-Q1 , TMS320F280040C-Q1 , TMS320F280041 , TMS320F280041-Q1 , TMS320F280041C , TMS320F280041C-Q1 , TMS320F280045 , TMS320F280048-Q1 , TMS320F280048C-Q1 , TMS320F280049 , TMS320F280049-Q1 , TMS320F280049C , TMS320F280049C-Q1

PRODUCTION DATA  

  1. 1 特長
  2. 2 アプリケーション
  3. 3 概要
    1. 3.1 機能ブロック図
  4. 4 改訂履歴
  5. 5 デバイスの比較
    1. 5.1 関連製品
  6. 6 ピン構成および機能
    1. 6.1 ピン配置図
    2. 6.2 ピン属性
    3. 6.3 信号の説明
      1. 6.3.1 アナログ信号
      2. 6.3.2 デジタル信号
      3. 6.3.3 電源およびグランド
      4. 6.3.4 テスト、JTAG、リセット
    4. 6.4 ピン多重化
      1. 6.4.1 GPIO 多重化ピン
      2. 6.4.2 ADCピンのデジタル入力 (AIO)
      3. 6.4.3 GPIO 入力クロスバー
      4. 6.4.4 GPIO 出力クロスバーおよび ePWM クロスバー
    5. 6.5 内部プルアップおよびプルダウン付きのピン
    6. 6.6 未使用ピンの接続
  7. 7 仕様
    1. 7.1  絶対最大定格
    2. 7.2  ESD 定格 - 民生用
    3. 7.3  ESD 定格 - 車載用
    4. 7.4  推奨動作条件
    5. 7.5  消費電力の概略
      1. 7.5.1 システム消費電流 (外部電源)
      2. 7.5.2 システム消費電流 (内部 VREG)
      3. 7.5.3 システム消費電流 (DCDC)
      4. 7.5.4 動作モード・テストの説明
      5. 7.5.5 消費電流のグラフ
      6. 7.5.6 消費電流の低減
        1. 7.5.6.1 各ペリフェラルをディセーブルした場合の標準 IDD 電流低減 (100MHz SYSCLK 時)
    6. 7.6  電気的特性
    7. 7.7  熱抵抗特性
      1. 7.7.1 PZ パッケージ
      2. 7.7.2 PM パッケージ
      3. 7.7.3 RSH パッケージ
    8. 7.8  熱設計の検討事項
    9. 7.9  システム
      1. 7.9.1 パワー・マネージメント・モジュール (PMM)
        1. 7.9.1.1 概要
        2. 7.9.1.2 概要
          1. 7.9.1.2.1 電源レール監視
            1. 7.9.1.2.1.1 I/O POR (パワーオン・リセット) 監視
            2. 7.9.1.2.1.2 I/O BOR (ブラウンアウト・リセット) 監視
            3. 7.9.1.2.1.3 VDD POR (パワーオン・リセット) 監視
          2. 7.9.1.2.2 外部監視回路の使用
          3. 7.9.1.2.3 遅延ブロック
          4. 7.9.1.2.4 内部1.2V LDO 電圧レギュレータ (VREG)
          5. 7.9.1.2.5 VREGENZ
          6. 7.9.1.2.6 内部 1.2V スイッチング・レギュレータ (DC-DC)
            1. 7.9.1.2.6.1 PCBレイアウトとコンポーネントのガイドライン
        3. 7.9.1.3 外付け部品
          1. 7.9.1.3.1 デカップリング・コンデンサ
            1. 7.9.1.3.1.1 VDDIO デカップリング
            2. 7.9.1.3.1.2 VDD デカップリング
        4. 7.9.1.4 電源シーケンス
          1. 7.9.1.4.1 電源ピンの一括接続
          2. 7.9.1.4.2 信号ピンの電源シーケンス
          3. 7.9.1.4.3 電源ピンの電源シーケンス
            1. 7.9.1.4.3.1 外部 VREG/VDD モード・シーケンス
            2. 7.9.1.4.3.2 内部 VREG/VDD モード・シーケンス
            3. 7.9.1.4.3.3 電源シーケンスの概要と違反の影響
            4. 7.9.1.4.3.4 電源スルーレート
        5. 7.9.1.5 パワー・マネージメント・モジュールの電気的データおよびタイミング
          1. 7.9.1.5.1 パワー・マネージメント・モジュールの動作条件
          2. 7.9.1.5.2 パワー・マネージメント・モジュールの特性
          3.        電源電圧
      2. 7.9.2 リセット・タイミング
        1. 7.9.2.1 リセット・ソース
        2. 7.9.2.2 リセットの電気的データおよびタイミング
          1. 7.9.2.2.1 リセット (XRSn) のタイミング要件
          2. 7.9.2.2.2 リセット (XRSn) のスイッチング特性
          3. 7.9.2.2.3 リセットのタイミング図
      3. 7.9.3 クロック仕様
        1. 7.9.3.1 クロック・ソース
        2. 7.9.3.2 クロック周波数、要件、および特性
          1. 7.9.3.2.1 入力クロック周波数およびタイミング要件、PLL ロック時間
            1. 7.9.3.2.1.1 入力クロック周波数
            2. 7.9.3.2.1.2 水晶発振器の特性
            3. 7.9.3.2.1.3 X1 のタイミング要件
            4. 7.9.3.2.1.4 PLL ロック時間
          2. 7.9.3.2.2 内部クロック周波数
            1. 7.9.3.2.2.1 内部クロック周波数
          3. 7.9.3.2.3 出力クロックの周波数およびスイッチング特性
            1. 7.9.3.2.3.1 XCLKOUT のスイッチング特性
        3. 7.9.3.3 入力クロックおよび PLL
        4. 7.9.3.4 水晶 (XTAL) 発振回路
          1. 7.9.3.4.1 概要
          2. 7.9.3.4.2 概要
            1. 7.9.3.4.2.1 電気発振回路
              1. 7.9.3.4.2.1.1 動作モード
                1. 7.9.3.4.2.1.1.1 水晶動作モード
                2. 7.9.3.4.2.1.1.2 シングルエンド動作モード
              2. 7.9.3.4.2.1.2 XCLKOUT での XTAL 出力
            2. 7.9.3.4.2.2 水晶振動子
            3. 7.9.3.4.2.3 GPIO 動作モード
          3. 7.9.3.4.3 機能動作
            1. 7.9.3.4.3.1 ESR – 等価直列抵抗
            2. 7.9.3.4.3.2 Rneg – 負性抵抗
            3. 7.9.3.4.3.3 起動時間
            4. 7.9.3.4.3.4 DL – 励振レベル
          4. 7.9.3.4.4 水晶振動子の選択方法
          5. 7.9.3.4.5 テスト
          6. 7.9.3.4.6 一般的な問題とデバッグのヒント
          7. 7.9.3.4.7 水晶発振回路の仕様
            1. 7.9.3.4.7.1 水晶発振器のパラメータ
            2. 7.9.3.4.7.2 水晶振動子の等価直列抵抗 (ESR) 要件
            3. 7.9.3.4.7.3 水晶発振器の電気的特性
        5. 7.9.3.5 内部発振器
          1. 7.9.3.5.1 INTOSC の特性
      4. 7.9.4 フラッシュ・パラメータ
      5. 7.9.5 エミュレーション / JTAG
        1. 7.9.5.1 JTAG の電気的データおよびタイミング
          1. 7.9.5.1.1 JTAG のタイミング要件
          2. 7.9.5.1.2 JTAG のスイッチング特性
          3. 7.9.5.1.3 JTAG のタイミング条件
        2. 7.9.5.2 cJTAG の電気的データおよびタイミング
          1. 7.9.5.2.1 cJTAG のタイミング要件
          2. 7.9.5.2.2 cJTAG のスイッチング特性
          3. 7.9.5.2.3 cJTAG のタイミング図
      6. 7.9.6 GPIO の電気的データおよびタイミング
        1. 7.9.6.1 GPIO - 出力タイミング
          1. 7.9.6.1.1 汎用出力のスイッチング特性
        2. 7.9.6.2 GPIO - 入力タイミング
          1. 7.9.6.2.1 汎用入力のタイミング要件
        3. 7.9.6.3 入力信号のサンプリング・ウィンドウ幅
      7. 7.9.7 割り込み
        1. 7.9.7.1 外部割り込み (XINT) の電気的データおよびタイミング
          1. 7.9.7.1.1 外部割り込みのタイミング要件
          2. 7.9.7.1.2 外部割り込みのスイッチング特性
          3. 7.9.7.1.3 割り込みのタイミング図
      8. 7.9.8 低消費電力モード
        1. 7.9.8.1 クロック・ゲーティング低消費電力モード
        2. 7.9.8.2 低消費電力モードのウェークアップ・タイミング
          1. 7.9.8.2.1 アイドル・モードのタイミング要件
          2. 7.9.8.2.2 IDLE モードのスイッチング特性
          3. 7.9.8.2.3 アイドル・モードのタイミング図
          4. 7.9.8.2.4 ホールト・モードのタイミング要件
          5. 7.9.8.2.5 ホールト・モードのスイッチング特性
          6. 7.9.8.2.6 ホールト・モードのタイミング図
    10. 7.10 アナログ・ペリフェラル
      1. 7.10.1 A/D コンバータ (ADC)
        1. 7.10.1.1 結果レジスタのマッピング
        2. 7.10.1.2 ADC の構成可能性
          1. 7.10.1.2.1 信号モード
        3. 7.10.1.3 ADC の電気的データおよびタイミング
          1. 7.10.1.3.1 ADC の動作条件
          2. 7.10.1.3.2 ADC の特性
          3. 7.10.1.3.3 ADC 入力モデル
          4. 7.10.1.3.4 ADC のタイミング図
      2. 7.10.2 プログラマブル・ゲイン・アンプ (PGA)
        1. 7.10.2.1 PGA の電気的データおよびタイミング
          1. 7.10.2.1.1 PGA の動作条件
          2. 7.10.2.1.2 PGAの特性
          3. 7.10.2.1.3 PGA の代表的特性グラフ
      3. 7.10.3 温度センサ
        1. 7.10.3.1 温度センサの電気的データおよびタイミング
          1. 7.10.3.1.1 温度センサの特性
      4. 7.10.4 バッファ付き D/A コンバータ (DAC)
        1. 7.10.4.1 バッファ付き DAC の電気的データおよびタイミング
          1. 7.10.4.1.1 バッファ付き DAC の動作条件
          2. 7.10.4.1.2 バッファ付き DAC の電気的特性
          3. 7.10.4.1.3 バッファ付き DAC の説明グラフ
          4. 7.10.4.1.4 バッファ付きDACの代表的特性グラフ
      5. 7.10.5 コンパレータ・サブシステム (CMPSS)
        1. 7.10.5.1 CMPSS の電気的データおよびタイミング
          1. 7.10.5.1.1 コンパレータの電気的特性
          2. 7.10.5.1.2 CMPSS DAC の静的電気特性
          3. 7.10.5.1.3 CMPSS の説明用グラフ
    11. 7.11 制御ペリフェラル
      1. 7.11.1 拡張キャプチャ (eCAP)
        1. 7.11.1.1 eCAP の電気的データおよびタイミング
          1. 7.11.1.1.1 eCAP のタイミング要件
          2. 7.11.1.1.2 eCAP のスイッチング特性
      2. 7.11.2 高分解能キャプチャ・サブモジュール (HRCAP6–HRCAP7)
        1. 7.11.2.1 HRCAP の電気的データおよびタイミング
          1. 7.11.2.1.1 HRCAP のスイッチング特性
      3. 7.11.3 拡張パルス幅変調器 (ePWM)
        1. 7.11.3.1 制御ペリフェラルの同期
        2. 7.11.3.2 ePWM の電気的データおよびタイミング
          1. 7.11.3.2.1 ePWM のタイミング要件
          2. 7.11.3.2.2 ePWM のスイッチング特性
          3. 7.11.3.2.3 トリップ・ゾーン入力のタイミング
            1. 7.11.3.2.3.1 トリップ・ゾーン入力のタイミング要件
        3. 7.11.3.3 外部 ADC 変換開始の電気的データおよびタイミング
          1. 7.11.3.3.1 外部 ADC 変換開始のスイッチング特性
      4. 7.11.4 高分解能パルス幅変調器 (HRPWM)
        1. 7.11.4.1 HRPWM の電気的データおよびタイミング
          1. 7.11.4.1.1 高分解能 PWM の特性
      5. 7.11.5 拡張直交エンコーダ・パルス (eQEP)
        1. 7.11.5.1 eQEP の電気的データおよびタイミング
          1. 7.11.5.1.1 eQEP のタイミング要件
          2. 7.11.5.1.2 eQEP のスイッチング特性
      6. 7.11.6 シグマ-デルタ・フィルタ・モジュール (SDFM)
        1. 7.11.6.1 SDFM の電気的データおよびタイミング
          1. 7.11.6.1.1 非同期 GPIO (ASYNC) オプション使用時の SDFM のタイミング要件
          2. 7.11.6.1.2 SDFM のタイミング図
        2. 7.11.6.2 SDFM の電気的データおよびタイミング (同期 GPIO)
          1. 7.11.6.2.1 同期 GPIO (SYNC) オプション使用時の SDFM のタイミング要件
    12. 7.12 通信ペリフェラル
      1. 7.12.1 CAN (Controller Area Network)
      2. 7.12.2 I2C (Inter-Integrated Circuit)
        1. 7.12.2.1 I2C の電気的データおよびタイミング
          1. 7.12.2.1.1 I2C のタイミング要件
          2. 7.12.2.1.2 I2C のスイッチング特性
          3. 7.12.2.1.3 I2C のタイミング図
      3. 7.12.3 PMBus (Power-Management Bus) インターフェイス
        1. 7.12.3.1 PMBus の電気的データおよびタイミング
          1. 7.12.3.1.1 PMBus の電気的特性
          2. 7.12.3.1.2 PMBus ファースト・モードのスイッチング特性
          3. 7.12.3.1.3 PMBus 標準モードのスイッチング特性
      4. 7.12.4 シリアル通信インターフェイス (SCI)
      5. 7.12.5 シリアル・ペリフェラル・インターフェイス (SPI)
        1. 7.12.5.1 SPI の電気的データおよびタイミング
          1. 7.12.5.1.1 非高速マスタ・モードのタイミング
            1. 7.12.5.1.1.1 SPI マスタ・モードのスイッチング特性 (クロック位相 = 0)
            2. 7.12.5.1.1.2 SPI マスタ・モードのスイッチング特性 (クロック位相 = 1)
            3. 7.12.5.1.1.3 SPI マスタ・モードのタイミング要件
          2. 7.12.5.1.2 非高速スレーブ・モードのタイミング
            1. 7.12.5.1.2.1 SPI スレーブ・モードのスイッチング特性
            2. 7.12.5.1.2.2 SPI スレーブ・モードのタイミング要件
          3. 7.12.5.1.3 高速マスタ・モードのタイミング
            1. 7.12.5.1.3.1 SPI 高速マスタ・モードのスイッチング特性 (クロック位相 = 0)
            2. 7.12.5.1.3.2 SPI 高速マスタ・モードのスイッチング特性 (クロック位相 = 1)
            3. 7.12.5.1.3.3 SPI 高速マスタ・モードのタイミング要件
          4. 7.12.5.1.4 高速スレーブ・モードのタイミング
            1. 7.12.5.1.4.1 SPI 高速スレーブ・モードのスイッチング特性
            2. 7.12.5.1.4.2 SPI 高速スレーブ・モードのタイミング要件
      6. 7.12.6 LIN (Local Interconnect Network)
      7. 7.12.7 高速シリアル・インターフェイス (FSI)
        1. 7.12.7.1 FSI トランスミッタ
          1. 7.12.7.1.1 FSITX の電気的データおよびタイミング
            1. 7.12.7.1.1.1 FSITX のスイッチング特性
        2. 7.12.7.2 FSI レシーバ
          1. 7.12.7.2.1 FSIRX の電気的データおよびタイミング
            1. 7.12.7.2.1.1 FSIRX のスイッチング特性
            2. 7.12.7.2.1.2 FSIRX のタイミング要件
        3. 7.12.7.3 FSI SPI 互換モード
          1. 7.12.7.3.1 FSITX SPI 信号モードの電気的データおよびタイミング
            1. 7.12.7.3.1.1 FSITX SPI 信号モードのスイッチング特性
  8. 8 詳細説明
    1. 8.1  概要
    2. 8.2  機能ブロック図
    3. 8.3  メモリ
      1. 8.3.1 C28x メモリ・マップ
      2. 8.3.2 制御補償器アクセラレータ (CLA) ROM メモリ・マップ
      3. 8.3.3 フラッシュ・メモリ・マップ
      4. 8.3.4 ペリフェラル・レジスタのメモリ・マップ
      5. 8.3.5 メモリ・タイプ
        1. 8.3.5.1 専用RAM (Mx RAM)
        2. 8.3.5.2 ローカル共有 RAM (LSx RAM)
        3. 8.3.5.3 グローバル共有 RAM (GSx RAM)
        4. 8.3.5.4 CLA メッセージ RAM (CLA MSGRAM)
    4. 8.4  識別
    5. 8.5  バス・アーキテクチャ – ペリフェラル・コネクティビティ
    6. 8.6  C28x プロセッサ
      1. 8.6.1 組み込みリアルタイム解析および診断 (ERAD)
      2. 8.6.2 浮動小数点演算ユニット (FPU)
      3. 8.6.3 三角関数演算ユニット (TMU)
      4. 8.6.4 ビタビ、複素演算、CRC ユニット (VCU-I)
    7. 8.7  制御補償器アクセラレータ (CLA)
    8. 8.8  ダイレクト・メモリ・アクセス (DMA)
    9. 8.9  ブート ROM およびペリフェラル・ブート
      1. 8.9.1 代替ブート・モード選択ピンの構成
      2. 8.9.2 代替ブート・モード・オプションの構成
      3. 8.9.3 GPIO の割り当て
    10. 8.10 デュアル・コード・セキュリティ・モジュール
    11. 8.11 ウォッチドッグ
    12. 8.12 構成可能ロジック・ブロック (CLB)
    13. 8.13 機能安全
  9. 9 アプリケーション、実装、およびレイアウト
    1. 9.1 デバイスの主な特長
    2. 9.2 アプリケーション情報
      1. 9.2.1 代表的なアプリケーション
        1. 9.2.1.1 サーバー・テレコム電源ユニット (PSU)
          1. 9.2.1.1.1 システム・ブロック図
          2. 9.2.1.1.2 サーバーおよびテレコム PSU (電源) のリソース
        2. 9.2.1.2 単相オンライン UPS
          1. 9.2.1.2.1 システム・ブロック図
          2. 9.2.1.2.2 単相オンライン UPS のリソース
        3. 9.2.1.3 ソーラー・マイクロ・インバータ
          1. 9.2.1.3.1 システム・ブロック図
          2. 9.2.1.3.2 ソーラー・マイクロ・インバータのリソース
        4. 9.2.1.4 EV 充電ステーション向けパワー・モジュール
          1. 9.2.1.4.1 システム・ブロック図
          2. 9.2.1.4.2 EV 充電ステーション向けパワー・モジュール資料
        5. 9.2.1.5 サーボ・ドライブ制御モジュール
          1. 9.2.1.5.1 システム・ブロック図
          2. 9.2.1.5.2 サーボ・ドライブ制御モジュールのリソース
  10. 10デバイスおよびドキュメントのサポート
    1. 10.1 デバイスおよび開発ツールの命名規則
    2. 10.2 マーキング
    3. 10.3 ツールとソフトウェア
    4. 10.4 ドキュメントのサポート
    5. 10.5 サポート・リソース
    6. 10.6 商標
    7. 10.7 静電気放電に関する注意事項
    8. 10.8 用語集
  11. 11メカニカル、パッケージ、および注文に関する情報
    1. 11.1 パッケージ情報

パッケージ・オプション

メカニカル・データ（パッケージ｜ピン）
サーマルパッド・メカニカル・データ
発注情報

8.3.3 フラッシュ・メモリ・マップ

F28004x デバイスでは、最大 2 つのフラッシュ・バンク (各 128KB [64KW]) を使用できます。フラッシュ・バンクは、単一の FMC (フラッシュ・モジュール・コントローラ) によって制御されます。フラッシュ・バンクが 1 つしかないデバイス (F280041 および F280040) では、フラッシュをプログラムするコードを RAM から実行する必要があります。2 つのフラッシュ・バンクが存在するデバイス(F280049、F280048、F280045) では、一度に 1 つのバンクのみをプログラムまたは消去できます。デュアル・バンク・デバイスでは、フラッシュをプログラムするコードを 1 つのフラッシュ・バンクから実行して、もう 1 つのフラッシュ・バンクを消去またはプログラムできます。または、RAM からコードを実行することもできます。消去 / プログラム動作が進行中のフラッシュ・バンクにアクセスすることはできません。表 8-3 に、F280049、F280048、F280045のフラッシュ・セクタのアドレスを示します。表 8-4 に、F280041 および F280040 のフラッシュ・セクタのアドレスを示します。

表 8-3 F280049、F280048、F280045 のフラッシュ・セクタのアドレス
セクタ アドレス ECC アドレス
サイズ 開始 終了 サイズ 開始 終了
OTP セクタ
TI OTP バンク 0 1K x 16 0x0007 0000 0x0007 03FF 128 x 16 0x0107 0000 0x0107 007F
TI OTP バンク 1 1K x 16 0x0007 0400 0x0007 07FF 128 x 16 0x0107 0080 0x0107 00FF
ユーザーが構成可能な DCSM OTP バンク 0 1K x 16 0x0007 8000 0x0007 83FF 128 x 16 0x0107 1000 0x0107 107F
ユーザーが構成可能な DCSM OTP バンク 1 1K x 16 0x0007 8400 0x0007 87FF 128 x 16 0x0107 1080 0x0107 10FF
フラッシュ・バンク 0 セクタ
セクタ 0 4K x 16 0x0008 0000 0x0008 0FFF 512 x 16 0x0108 0000 0x0108 01FF
セクタ 1 4K x 16 0x0008 1000 0x0008 1FFF 512 x 16 0x0108 0200 0x0108 03FF
セクタ 2 4K x 16 0x0008 2000 0x0008 2FFF 512 x 16 0x0108 0400 0x0108 05FF
セクタ 3 4K x 16 0x0008 3000 0x0008 3FFF 512 x 16 0x0108 0600 0x0108 07FF
セクタ 4 4K x 16 0x0008 4000 0x0008 4FFF 512 x 16 0x0108 0800 0x0108 09FF
セクタ 5 4K x 16 0x0008 5000 0x0008 5FFF 512 x 16 0x0108 0A00 0x0108 0BFF
セクタ 6 4K x 16 0x0008 6000 0x0008 6FFF 512 x 16 0x0108 0C00 0x0108 0DFF
セクタ 7 4K x 16 0x0008 7000 0x0008 7FFF 512 x 16 0x0108 0E00 0x0108 0FFF
セクタ 8 4K x 16 0x0008 8000 0x0008 8FFF 512 x 16 0x0108 1000 0x0108 11FF
セクタ 9 4K x 16 0x0008 9000 0x0008 9FFF 512 x 16 0x0108 1200 0x0108 13FF
セクタ 10 4K x 16 0x0008 A000 0x0008 AFFF 512 x 16 0x0108 1400 0x0108 15FF
セクタ 11 4K x 16 0x0008 B000 0x0008 BFFF 512 x 16 0x0108 1600 0x0108 17FF
セクタ 12 4K x 16 0x0008 C000 0x0008 CFFF 512 x 16 0x0108 1800 0x0108 19FF
セクタ 13 4K x 16 0x0008 D000 0x0008 DFFF 512 x 16 0x0108 1A00 0x0108 1BFF
セクタ 14 4K x 16 0x0008 E000 0x0008 EFFF 512 x 16 0x0108 1C00 0x0108 1DFF
セクタ 15 4K x 16 0x0008 F000 0x0008 FFFF 512 x 16 0x0108 1E00 0x0108 1FFF
フラッシュ・バンク 1 セクタ
セクタ 0 4K x 16 0x0009 0000 0x0009 0FFF 512 x 16 0x0108 2000 0x0108 21FF
セクタ 1 4K x 16 0x0009 1000 0x0009 1FFF 512 x 16 0x0108 2200 0x0108 23FF
セクタ 2 4K x 16 0x0009 2000 0x0009 2FFF 512 x 16 0x0108 2400 0x0108 25FF
セクタ 3 4K x 16 0x0009 3000 0x0009 3FFF 512 x 16 0x0108 2600 0x0108 27FF
セクタ 4 4K x 16 0x0009 4000 0x0009 4FFF 512 x 16 0x0108 2800 0x0108 29FF
セクタ 5 4K x 16 0x0009 5000 0x0009 5FFF 512 x 16 0x0108 2A00 0x0108 2BFF
セクタ 6 4K x 16 0x0009 6000 0x0009 6FFF 512 x 16 0x0108 2C00 0x0108 2DFF
セクタ 7 4K x 16 0x0009 7000 0x0009 7FFF 512 x 16 0x0108 2E00 0x0108 2FFF
セクタ 8 4K x 16 0x0009 8000 0x0009 8FFF 512 x 16 0x0108 3000 0x0108 31FF
セクタ 9 4K x 16 0x0009 9000 0x0009 9FFF 512 x 16 0x0108 3200 0x0108 33FF
セクタ 10 4K x 16 0x0009 A000 0x0009 AFFF 512 x 16 0x0108 3400 0x0108 35FF
セクタ 11 4K x 16 0x0009 B000 0x0009 BFFF 512 x 16 0x0108 3600 0x0108 37FF
セクタ 12 4K x 16 0x0009 C000 0x0009 CFFF 512 x 16 0x0108 3800 0x0108 39FF
セクタ 13 4K x 16 0x0009 D000 0x0009 DFFF 512 x 16 0x0108 3A00 0x0108 3BFF
セクタ 14 4K x 16 0x0009 E000 0x0009 EFFF 512 x 16 0x0108 3C00 0x0108 3DFF
セクタ 15 4K x 16 0x0009 F000 0x0009 FFFF 512 x 16 0x0108 3E00 0x0108 3FFF
表 8-4 F280041 および F280040 のフラッシュ・セクタのアドレス
セクタ アドレス ECC アドレス
サイズ 開始 終了 サイズ 開始 終了
OTP セクタ
TI OTP バンク 0 1K x 16 0x0007 0000 0x0007 03FF 128 x 16 0x0107 0000 0x0107 007F
ユーザーが構成可能な DCSM OTP バンク 0 1K x 16 0x0007 8000 0x0007 83FF 128 x 16 0x0107 1000 0x0107 107F
フラッシュ・バンク 0 セクタ
セクタ 0 4K x 16 0x0008 0000 0x0008 0FFF 512 x 16 0x0108 0000 0x0108 07FF
セクタ 1 4K x 16 0x0008 1000 0x0008 1FFF 512 x 16 0x0108 0200 0x0108 03FF
セクタ 2 4K x 16 0x0008 2000 0x0008 2FFF 512 x 16 0x0108 0400 0x0108 05FF
セクタ 3 4K x 16 0x0008 3000 0x0008 3FFF 512 x 16 0x0108 0600 0x0108 07FF
セクタ 4 4K x 16 0x0008 4000 0x0008 4FFF 512 x 16 0x0108 0800 0x0108 09FF
セクタ 5 4K x 16 0x0008 5000 0x0008 5FFF 512 x 16 0x0108 0A00 0x0108 0BFF
セクタ 6 4K x 16 0x0008 6000 0x0008 6FFF 512 x 16 0x0108 0C00 0x0108 0DFF
セクタ 7 4K x 16 0x0008 7000 0x0008 7FFF 512 x 16 0x0108 0E00 0x0108 0FFF
セクタ 8 4K x 16 0x0008 8000 0x0008 8FFF 512 x 16 0x0108 1000 0x0108 11FF
セクタ 9 4K x 16 0x0008 9000 0x0008 9FFF 512 x 16 0x0108 1200 0x0108 13FF
セクタ 10 4K x 16 0x0008 A000 0x0008 AFFF 512 x 16 0x0108 1400 0x0108 15FF
セクタ 11 4K x 16 0x0008 B000 0x0008 BFFF 512 x 16 0x0108 1600 0x0108 17FF
セクタ 12 4K x 16 0x0008 C000 0x0008 CFFF 512 x 16 0x0108 1800 0x0108 19FF
セクタ 13 4K x 16 0x0008 D000 0x0008 DFFF 512 x 16 0x0108 1A00 0x0108 1BFF
セクタ 14 4K x 16 0x0008 E000 0x0008 EFFF 512 x 16 0x0108 1C00 0x0108 1DFF
セクタ 15 4K x 16 0x0008 F000 0x0008 FFFF 512 x 16 0x0108 1E00 0x0108 1FFF