JAJSU33 April   2024 TMS320F28P550SJ , TMS320F28P559SJ-Q1

ADVANCE INFORMATION  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 概要
    1. 3.1 機能ブロック図
  5. 4 デバイスの比較
    1. 4.1 関連製品
  6. 5 ピン構成および機能
    1. 5.1 ピン配置図
    2. 5.2 ピン属性
    3. 5.3 信号の説明
      1. 5.3.1 アナログ信号
      2. 5.3.2 デジタル信号
      3. 5.3.3 電源およびグランド
      4. 5.3.4 テスト、JTAG、リセット
    4. 5.4 ピン多重化
      1. 5.4.1 GPIO 多重化ピン
      2. 5.4.2 ADC ピンのデジタル入力 (AIO)
      3. 5.4.3 ADC ピン上のデジタル入出力 (AGPIO)
      4. 5.4.4 GPIO 入力クロスバー
      5. 5.4.5 GPIO 出力クロスバー、CLB クロスバー、CLB 出力クロスバー、ePWM クロスバー
    5. 5.5 内部プルアップおよびプルダウン付きのピン
    6. 5.6 未使用ピンの接続
  7. 6 仕様
    1. 6.1  絶対最大定格
    2. 6.2  ESD 定格 - 民生用
    3. 6.3  ESD 定格 - 車載用
    4. 6.4  推奨動作条件
    5. 6.5  消費電力の概略
      1. 6.5.1 システム消費電流 - VREG イネーブル - 内部電源
      2. 6.5.2 システム消費電流 - VREG ディセーブル - 外部電源
      3. 6.5.3 動作モード テストの説明
      4. 6.5.4 消費電流の低減
        1. 6.5.4.1 ペリフェラル ディセーブル時の標準的な電流低減
    6. 6.6  電気的特性
    7. 6.7  PDT パッケージの熱抵抗特性
    8. 6.8  PZ パッケージの熱抵抗特性
    9. 6.9  PNA パッケージの熱抵抗特性
    10. 6.10 PM パッケージの熱抵抗特性
    11. 6.11 RSH パッケージの熱抵抗特性
    12. 6.12 熱設計の検討事項
    13. 6.13 システム
      1. 6.13.1  パワー マネージメント モジュール (PMM)
        1. 6.13.1.1 概要
        2. 6.13.1.2 概要
          1. 6.13.1.2.1 電源レール監視
            1. 6.13.1.2.1.1 I/O POR (パワーオン・リセット) 監視
            2. 6.13.1.2.1.2 I/O BOR (ブラウンアウト・リセット) 監視
            3. 6.13.1.2.1.3 VDD POR (パワーオン・リセット) 監視
          2. 6.13.1.2.2 外部監視回路の使用
          3. 6.13.1.2.3 遅延ブロック
          4. 6.13.1.2.4 内部1.2V LDO 電圧レギュレータ (VREG)
          5. 6.13.1.2.5 VREGENZ
        3. 6.13.1.3 外付け部品
          1. 6.13.1.3.1 デカップリング・コンデンサ
            1. 6.13.1.3.1.1 VDDIO デカップリング
            2. 6.13.1.3.1.2 VDD デカップリング
        4. 6.13.1.4 電源シーケンス
          1. 6.13.1.4.1 電源ピンの一括接続
          2. 6.13.1.4.2 信号ピンの電源シーケンス
          3. 6.13.1.4.3 電源ピンの電源シーケンス
            1. 6.13.1.4.3.1 外部 VREG/VDD モード シーケンス
            2. 6.13.1.4.3.2 内部 VREG/VDD モード シーケンス
            3. 6.13.1.4.3.3 電源シーケンスの概要と違反の影響
            4. 6.13.1.4.3.4 電源スルーレート
        5. 6.13.1.5 パワー・マネージメント・モジュールの電気的データおよびタイミング
          1. 6.13.1.5.1 パワー マネージメント モジュールの動作条件
          2. 6.13.1.5.2 パワー マネージメント モジュールの特性
      2. 6.13.2  リセット・タイミング
        1. 6.13.2.1 リセット ソース
        2. 6.13.2.2 リセットの電気的データおよびタイミング
          1. 6.13.2.2.1 リセット - XRSn - タイミング要件
          2. 6.13.2.2.2 リセット - XRSn - スイッチング特性
          3. 6.13.2.2.3 リセットのタイミング図
      3. 6.13.3  クロック仕様
        1. 6.13.3.1 クロック・ソース
        2. 6.13.3.2 クロック周波数、要件、および特性
          1. 6.13.3.2.1 入力クロック周波数およびタイミング要件、PLL ロック時間
            1. 6.13.3.2.1.1 入力クロック周波数
            2. 6.13.3.2.1.2 XTAL 発振器の特性
            3. 6.13.3.2.1.3 外部クロック ソース (水晶振動子ではない) 使用時の X1 入力レベルの特性
            4. 6.13.3.2.1.4 X1 のタイミング要件
            5. 6.13.3.2.1.5 AUXCLKIN のタイミング要件
            6. 6.13.3.2.1.6 APLL の特性
            7. 6.13.3.2.1.7 XCLKOUT のスイッチング特性 - PLL バイパスまたはイネーブル
            8. 6.13.3.2.1.8 内部クロック周波数
        3. 6.13.3.3 入力クロックおよび PLL
        4. 6.13.3.4 XTAL 発振器
          1. 6.13.3.4.1 はじめに
          2. 6.13.3.4.2 概要
            1. 6.13.3.4.2.1 電気発振回路
              1. 6.13.3.4.2.1.1 動作モード
                1. 6.13.3.4.2.1.1.1 水晶動作モード
                2. 6.13.3.4.2.1.1.2 シングルエンド動作モード
              2. 6.13.3.4.2.1.2 XCLKOUT での XTAL 出力
            2. 6.13.3.4.2.2 水晶振動子
            3. 6.13.3.4.2.3 GPIO 動作モード
          3. 6.13.3.4.3 機能動作
            1. 6.13.3.4.3.1 ESR – 等価直列抵抗
            2. 6.13.3.4.3.2 Rneg – 負性抵抗
            3. 6.13.3.4.3.3 起動時間
              1. 6.13.3.4.3.3.1 X1 / X2 事前条件
            4. 6.13.3.4.3.4 DL – 励振レベル
          4. 6.13.3.4.4 水晶振動子の選択方法
          5. 6.13.3.4.5 テスト
          6. 6.13.3.4.6 一般的な問題とデバッグのヒント
          7. 6.13.3.4.7 水晶発振回路の仕様
            1. 6.13.3.4.7.1 水晶発振器の電気的特性
            2. 6.13.3.4.7.2 水晶振動子の等価直列抵抗 (ESR) 要件
            3. 6.13.3.4.7.3 水晶発振器のパラメータ
            4. 6.13.3.4.7.4 水晶発振器の電気的特性
        5. 6.13.3.5 内部発振器
          1. 6.13.3.5.1 INTOSC の特性
      4. 6.13.4  フラッシュ パラメータ
        1. 6.13.4.1 フラッシュ パラメータ 
      5. 6.13.5  RAM の仕様
      6. 6.13.6  ROM の仕様
      7. 6.13.7  エミュレーション / JTAG
        1. 6.13.7.1 JTAG の電気的データおよびタイミング
          1. 6.13.7.1.1 JTAG のタイミング要件
          2. 6.13.7.1.2 JTAG のスイッチング特性
          3. 6.13.7.1.3 JTAG のタイミング図
        2. 6.13.7.2 cJTAG の電気的データおよびタイミング
          1. 6.13.7.2.1 cJTAG のタイミング要件
          2. 6.13.7.2.2 cJTAG のスイッチング特性
          3. 6.13.7.2.3 cJTAG のタイミング図
      8. 6.13.8  GPIO の電気的データおよびタイミング
        1. 6.13.8.1 GPIO - 出力タイミング
          1. 6.13.8.1.1 汎用出力のスイッチング特性
          2. 6.13.8.1.2 汎用出力のタイミング図
        2. 6.13.8.2 GPIO - 入力タイミング
          1. 6.13.8.2.1 汎用入力のタイミング要件
          2. 6.13.8.2.2 サンプリング・モード
        3. 6.13.8.3 入力信号のサンプリング・ウィンドウ幅
      9. 6.13.9  割り込み
        1. 6.13.9.1 外部割り込み (XINT) の電気的データおよびタイミング
          1. 6.13.9.1.1 外部割り込みのタイミング要件
          2. 6.13.9.1.2 外部割り込みのスイッチング特性
          3. 6.13.9.1.3 外部割り込みのタイミング
      10. 6.13.10 低消費電力モード
        1. 6.13.10.1 クロック・ゲーティング低消費電力モード
        2. 6.13.10.2 低消費電力モードのウェークアップ タイミング
          1. 6.13.10.2.1 アイドル モードのタイミング要件
          2. 6.13.10.2.2 アイドル モードのスイッチング特性
          3. 6.13.10.2.3 IDLE 開始および終了タイミング図
          4. 6.13.10.2.4 スタンバイ モードのタイミング要件
          5. 6.13.10.2.5 スタンバイ モードのスイッチング特性
          6. 6.13.10.2.6 STANDBY の開始 / 終了タイミング図
          7. 6.13.10.2.7 ホールト モードのタイミング要件
          8. 6.13.10.2.8 ホールト モードのスイッチング特性
          9. 6.13.10.2.9 HALT 開始および終了タイミング図
    14. 6.14 アナログ ペリフェラル
      1. 6.14.1 ブロック図
      2. 6.14.2 アナログ ピンと内部接続
      3. 6.14.3 アナログ信号の説明
      4. 6.14.4 A/D コンバータ (ADC)
        1. 6.14.4.1 ADC の構成可能性
          1. 6.14.4.1.1 信号モード
        2. 6.14.4.2 ADC の電気的データおよびタイミング
          1. 6.14.4.2.1 ADC の動作条件
          2. 6.14.4.2.2 ADC の特性
          3. 6.14.4.2.3 ‌ADC の INL と DNL
          4. 6.14.4.2.4 ADC 入力モデル
          5. 6.14.4.2.5 ADC のタイミング図
      5. 6.14.5 温度センサ
        1. 6.14.5.1 温度センサの電気的データおよびタイミング
          1. 6.14.5.1.1 温度センサの特性
      6. 6.14.6 コンパレータ・サブシステム (CMPSS)
        1. 6.14.6.1 CMPx_DACL
        2. 6.14.6.2 CMPSS 接続図
        3. 6.14.6.3 ブロック図
        4. 6.14.6.4 CMPSS の電気的データおよびタイミング
          1. 6.14.6.4.1 CMPSS コンパレータの電気的特性
          2.        CMPSS コンパレータの入力換算オフセットとヒステリシス
          3. 6.14.6.4.2 CMPSS DAC の静的電気特性
          4. 6.14.6.4.3 CMPSS の説明用グラフ
          5. 6.14.6.4.4 CMPx_DACL のバッファ付き出力の動作条件
          6. 6.14.6.4.5 CMPx_DACL のバッファ付き出力の電気的特性
      7. 6.14.7 バッファ付き D/A コンバータ (DAC)
        1. 6.14.7.1 バッファ付き DAC の電気的データおよびタイミング
          1. 6.14.7.1.1 バッファ付き DAC の動作条件
          2. 6.14.7.1.2 バッファ付き DAC の電気的特性
      8. 6.14.8 プログラマブル ゲイン アンプ (PGA)
        1. 6.14.8.1 PGA の電気的データおよびタイミング
          1. 6.14.8.1.1 PGA の動作条件
          2. 6.14.8.1.2 PGA の特性
    15. 6.15 制御ペリフェラル
      1. 6.15.1 拡張パルス幅変調器 (ePWM)
        1. 6.15.1.1 制御ペリフェラルの同期
        2. 6.15.1.2 ePWM の電気的データおよびタイミング
          1. 6.15.1.2.1 ePWM のタイミング要件
          2. 6.15.1.2.2 ePWM のスイッチング特性
          3. 6.15.1.2.3 トリップ ゾーン入力のタイミング
            1. 6.15.1.2.3.1 トリップ ゾーン入力のタイミング要件
            2. 6.15.1.2.3.2 PWM ハイ インピーダンス特性のタイミング図
      2. 6.15.2 高分解能パルス幅変調器 (HRPWM)
        1. 6.15.2.1 HRPWM の電気的データおよびタイミング
          1. 6.15.2.1.1 高分解能 PWM の特性
      3. 6.15.3 外部 ADC 変換開始の電気的データおよびタイミング
        1. 6.15.3.1 外部 ADC 変換開始のスイッチング特性
        2. 6.15.3.2 ADCSOCAO または ADCSOCBO のタイミング図
      4. 6.15.4 拡張キャプチャ (eCAP)
        1. 6.15.4.1 eCAP のブロック図
        2. 6.15.4.2 eCAP の同期
        3. 6.15.4.3 eCAP の電気的データおよびタイミング
          1. 6.15.4.3.1 eCAP のタイミング要件
          2. 6.15.4.3.2 eCAP のスイッチング特性
      5. 6.15.5 拡張直交エンコーダ・パルス (eQEP)
        1. 6.15.5.1 eQEP の電気的データおよびタイミング
          1. 6.15.5.1.1 eQEP のタイミング要件
          2. 6.15.5.1.2 eQEP のスイッチング特性
    16. 6.16 通信ペリフェラル
      1. 6.16.1 モジュラー・コントローラ・エリア・ネットワーク (MCAN)
      2. 6.16.2 I2C (Inter-Integrated Circuit)
        1. 6.16.2.1 I2C の電気的データおよびタイミング
          1. 6.16.2.1.1 I2C のタイミング要件
          2. 6.16.2.1.2 I2C のスイッチング特性
          3. 6.16.2.1.3 I2C のタイミング図
      3. 6.16.3 PMBus (Power Management Bus) インターフェイス
        1. 6.16.3.1 PMBus の電気的データおよびタイミング
          1. 6.16.3.1.1 PMBus の電気的特性
          2. 6.16.3.1.2 PMBus ファスト プラス モードのスイッチング特性
          3. 6.16.3.1.3 PMBus ファスト モードのスイッチング特性
          4. 6.16.3.1.4 PMBus スタンダード モードのスイッチング特性
      4. 6.16.4 シリアル通信インターフェイス (SCI)
      5. 6.16.5 シリアル・ペリフェラル・インターフェイス (SPI)
        1. 6.16.5.1 SPI コントローラ・モードのタイミング
          1. 6.16.5.1.1 SPI コントローラ モードのタイミング要件
          2. 6.16.5.1.2 SPI コントローラ モードのスイッチング特性 - クロック位相 0
          3. 6.16.5.1.3 SPI コントローラ モードのスイッチング特性 - クロック位相 1
          4. 6.16.5.1.4 SPI コントローラ・モードのタイミング図
        2. 6.16.5.2 SPI ペリフェラル・モードのタイミング
          1. 6.16.5.2.1 SPI ペリフェラル モードのタイミング要件
          2. 6.16.5.2.2 SPI ペリフェラル モードのスイッチング特性
          3. 6.16.5.2.3 SPI ペリフェラル・モードのタイミング図
      6. 6.16.6 LIN (Local Interconnect Network)
      7. 6.16.7 高速シリアル インターフェイス (FSI)
        1. 6.16.7.1 FSI トランスミッタ
          1. 6.16.7.1.1 FSITX の電気的データおよびタイミング
            1. 6.16.7.1.1.1 FSITX のスイッチング特性
            2. 6.16.7.1.1.2 FSITX タイミング
        2. 6.16.7.2 FSI レシーバ
          1. 6.16.7.2.1 FSIRX の電気的データおよびタイミング
            1. 6.16.7.2.1.1 FSIRX のタイミング要件
            2. 6.16.7.2.1.2 FSIRX のスイッチング特性
            3. 6.16.7.2.1.3 FSIRX タイミング
        3. 6.16.7.3 FSI SPI 互換モード
          1. 6.16.7.3.1 FSITX SPI 信号モードの電気的データおよびタイミング
            1. 6.16.7.3.1.1 FSITX SPI 信号モードのスイッチング特性
            2. 6.16.7.3.1.2 FSITX SPI 信号モードのタイミング
      8. 6.16.8 ユニバーサル シリアル バス (USB)
        1. 6.16.8.1 USB の電気的データおよびタイミング
          1. 6.16.8.1.1 USB 入力ポート DP および DM のタイミング要件
          2. 6.16.8.1.2 USB 出力ポート DP および DM スイッチング特性
  8. 7 詳細説明
    1. 7.1  概要
    2. 7.2  機能ブロック図
    3. 7.3  メモリ
      1. 7.3.1 メモリ マップ
        1. 7.3.1.1 専用 RAM (Mx RAM)
        2. 7.3.1.2 ローカル共有 RAM (LSx RAM)
        3. 7.3.1.3 グローバル共有 RAM (GSx RAM)
        4. 7.3.1.4 メッセージ RAM
      2. 7.3.2 制御補償器アクセラレータ (CLA) メモリ マップ
      3. 7.3.3 フラッシュ メモリ マップ
        1. 7.3.3.1 フラッシュ セクタのアドレス
      4. 7.3.4 ペリフェラル・レジスタのメモリ・マップ
    4. 7.4  識別
    5. 7.5  バス アーキテクチャ – ペリフェラル コネクティビティ
    6. 7.6  C28x プロセッサ
      1. 7.6.1 浮動小数点演算ユニット (FPU)
      2. 7.6.2 三角関数演算ユニット (TMU)
      3. 7.6.3 VCRC ユニット
    7. 7.7  制御補償器アクセラレータ (CLA)
    8. 7.8  組み込みのリアルタイム解析および診断 (ERAD)
    9. 7.9  ダイレクト メモリ アクセス (DMA)
    10. 7.10 デバイス ブート モード
      1. 7.10.1 デバイス ブートの構成
        1. 7.10.1.1 ブート モード ピンの構成
        2. 7.10.1.2 ブート モード テーブル オプションの設定
      2. 7.10.2 GPIO の割り当て
    11. 7.11 セキュリティ
      1. 7.11.1 チップの境界の保護
        1. 7.11.1.1 JTAGLOCK
        2. 7.11.1.2 ゼロピン・ブート
      2. 7.11.2 デュアル ゾーン セキュリティ
      3. 7.11.3 免責事項
    12. 7.12 ウォッチドッグ
    13. 7.13 C28x タイマ
    14. 7.14 デュアル・クロック・コンパレータ (DCC)
      1. 7.14.1 特長
      2. 7.14.2 DCCx クロック ソース入力のマッピング
    15. 7.15 構成可能ロジック・ブロック (CLB)
  9. 8 アプリケーション、実装、およびレイアウト
    1. 8.1 TI リファレンス デザイン
  10. 9 デバイスおよびドキュメントのサポート
    1. 9.1 デバイス命名規則
    2. 9.2 マーキング
    3. 9.3 ツールとソフトウェア
    4. 9.4 ドキュメントのサポート
    5. 9.5 サポート・リソース
    6. 9.6 商標
    7. 9.7 静電気放電に関する注意事項
    8. 9.8 用語集
  11. 10改訂履歴
  12. 11メカニカル、パッケージ、および注文情報
    1.     テープおよびリール情報
    2.     トレイ

パッケージ・オプション

デバイスごとのパッケージ図は、PDF版データシートをご参照ください。

メカニカル・データ（パッケージ｜ピン）
  • PZ|100
  • PTF|128
  • PDT|128
サーマルパッド・メカニカル・データ
発注情報

4 デバイスの比較

表 4-1 デバイスの比較
機能 (1)(4) F28P559SJ-Q1(3) F28P550SJ F28P559SG-Q1(3) F28P550SG F28P550SD
C28x サブシステム
周波数 (MHz) 150
C28x 32 ビット浮動小数点ユニット (FPU) あり
VCRC あり
TMU - タイプ 1 あり - タイプ 1 - NLPID 命令をサポート
CLA - タイプ 2 個数 1：F28P559SJ9-Q1、F28P559SJ6-Q1
0：F28P559SJ2-Q1		 1 1：F28P559SG9-Q1、F28P559SG8-Q1
0：F28P559SG2-Q1		 1
周波数 (MHz) 150
6 チャネル DMA - タイプ 0 1
外部割り込み 5
MIPS 300 (CPU + CLA)
メモリ
フラッシュ メイン アレイ 1MB (4 x 256KB バンク) 512KB (2 x 256KB バンク) 256KB (2 x 128KB バンク)
64KB バンク F28P559SJ9-Q1、F28P550SJ9、F28P559SJ6-Q1、F28P550SJ6、F28P559SG9-Q1、F28P550SG9 -
ユーザー OTP 8KB 2KB
RAM 専用 4KB
ローカル共有 RAM 64KB 32KB
メッセージ 1KB
グローバル共有 RAM 64KB 32KB
RAM 合計 133KB 101KB 69KB
メッセージ RAM のタイプ C28x CPU および CLA 512 バイト (方向ごとに 256 バイト)
DMA と CLA 512 バイト (方向ごとに 256 バイト)
ECC フラッシュ、Mx RAM
パリティ ROM、CAN RAM、Message RAM、LSx RAM、GSx RAM
システム
構成可能ロジック ブロック (CLB) 2 タイル - F28P559SJ9-Q1、F28P559SJ6-Q1、F28P550SJ9、F28P550SJ6、F28P559SG9-Q1、F28P550SG9、F28P559SG8-Q1、F28P550SG8、F28P550SD7
ニューラル ネットワーク処理ユニット (NNPU) 1 - F28P559SJ9-Q1、F28P550SJ9、F28P559SG9-Q1、F28P550SG9 -
組み込みパターン ジェネレータ (EPG) 1
32 ビット CPU タイマ 3
AES (Advanced Encryption Standard) アクセラレータ 1
ライブ ファームウェア アップデート (LFU) サポート あり、拡張機能とフラッシュ バンク消去時間の改善によりサポート
オンチップ フラッシュおよび RAM のセキュリティ あり
ゼロピン ブート あり
セキュア ブート あり
JTAG ロック あり

MPOST

 あり
組み込みリアルタイム解析および診断 (ERAD) - タイプ 2 1
ノンマスカブル割り込みウォッチドッグ (NMIWD) タイマ 1
ウォッチドッグ (WD) タイマ 1
水晶発振器 / 外部クロック入力 1
内部発振器 (オプションの外付け高精度抵抗) 2
デジタルおよびアナログ ピン数
GPIO 128 ピン PDT 65 65 - F28P559SG9-Q1、F28P550SG9 -
100 ピン PZ 43
80 ピン PNA 32
64 ピン PM 17
56 ピン RSH - 15 - 15
追加 GPIO 4 (cJTAG から 2 個、X1/X2 から 2 個)
AIO (デジタル入力付きアナログ) 128 ピン PDT 17 17 - F28P559SG9-Q1、F28P550SG9 -
100 ピン PZ 16 16
80 ピン PNA 12
64 ピン PM 12
56 ピン RSH - 12 - 12
AGPIO (デジタル入力と出力付きアナログ) 128 ピン PDT 22 22 - F28P559SG9-Q1、F28P550SG9 -
100 ピン PZ 19
80 ピン PNA 16
64 ピン PM 16
56 ピン RSH - 14 - 14
C28x アナログ ペリフェラル(5)
A/D コンバータ (ADC) (12 ビット) - タイプ 6 ADC の数 5
MSPS 3.9
変換時間 (ns)(2) 187
ADC 入力チャネル (シングルエンド) (2 つの DAC 出力を含む) 128 ピン PDT 39 39 - F28P559SG9-Q1、F28P550SG9 -
100 ピン PZ 35
80 ピン PNA 28
64 ピン PM 28
56 ピン RSH 26 26
‌PGA - タイプ 2 3
温度センサ 1
コンパレータ サブシステム (CMPSS) (各 CMPSS に 2 つのコンパレータと 2 つの内部 DAC を含む) - タイプ 6 4
バッファ付き D/A コンバータ (DAC) - タイプ 2 1
CMPSS からの DAC 出力 1
C28x 制御ペリフェラル (5)
‌eCAP - タイプ 2 合計入力数 2
‌ePWM/HRPWM - タイプ 4 合計チャネル数 24 - F28P559SJ9-Q1、F28P559SJ6-Q1
16 - F28P559J2-Q1		 24 24 - F28P559SG9-Q1、F28P559SG8-Q1
16 - F28P559SG2		 24
高分解能チャネル 12- F28P559SJ9-Q1、F28P559SJ6-Q1
8 - F28P559SJ2-Q1		 12 12 - F28P559SG9-Q1、F28P559SG8-Q1
8 - F28P559SG2		 12
eQEP モジュール - タイプ 2 3
C28x 通信ペリフェラル (5)
CAN FD (CAN with Flexible Data-Rate) - タイプ 2 2
高速シリアル インターフェイス (FSI) RX - タイプ 2 1
高速シリアル インターフェイス (FSI) TX - タイプ 2 1
I2C (Inter-Integrated Circuit) - タイプ 2 2
ローカル相互接続ネットワーク (LIN) - タイプ 1 1
パワー マネージメント バス (PMBus) - タイプ 1 1
シリアル通信インターフェイス (SCI) - タイプ 0 (UART 互換) 3
シリアル ペリフェラル インターフェイス (SPI) - タイプ 2 2
ユニバーサル シリアル バス (USB) - タイプ 0 1 - F28P559SJ9-Q1、F28P550SJ9、F28P559SJ6-Q1、F28P550SJ6 1 - F28P559SG9-Q1、F28P550SG9 -
温度および認定
接合部温度 (TJ) -40℃～150℃
自由気流での周囲温度 (TA) -40℃～125℃
パッケージ オプション 128 ピン PDT F28P559SJ9-Q1、F28P559SJ6-Q1、F28P559SJ2-Q1、F28P550SJ9、F28P550SJ6、F28P559SG9-Q1、F28P550SG9 -
100 ピン PZ F28P559SJ9-Q1、F28P559SJ6-Q1、F28P559SJ2-Q1、F28P550SJ9、F28P550SJ6、F28P559SG9-Q1、F28P559SG8-Q1、F28P559SG2-Q1、F28P550SG9、F28P550SG8、F28P550SD7
80 ピン PNA F28P559SJ9-Q1、F28P559SJ6-Q1、F28P559SJ2-Q1、F28P550SJ9、F28P550SJ6、F28P559SG9-Q1、F28P559SG8-Q1、F28P559SG2-Q1、F28P550SG9、F28P550SG8、F28P550SD7
64 ピン PM F28P559SJ9-Q1、F28P559SJ6-Q1、F28P559SJ2-Q1、F28P550SJ9、F28P550SJ6、F28P559SG9-Q1、F28P559SG8-Q1、F28P559SG2-Q1、F28P550SG9、F28P550SG8、F28P550SD7
56 ピン RSH - F28P550SJ9、F28P550SJ6、F28P550SG9 - F28P550SG9、F28P550SG8、F28P550SD7
(1) タイプの違いは、ペリフェラル モジュールの機能上の主要な相違を表します。同じペリフェラル タイプのデバイス間でも、モジュールの基本的な機能には影響しないわずかな違いがあることがあります。詳細については、『C2000 リアルタイム制御ペリフェラル リファレンス ガイド』を参照してください。
(2) サンプル アンド ホールド ウィンドウの開始から、次の変換のサンプル アンド ホールド ウィンドウの開始までの時間。
(3) -Q1 という接尾辞は、車載アプリケーション向けの AEC Q100 認定を表します。
(4) 機能に「-」が入力されているのは、対応するパッケージ タイプが提供されていないことを示します。
(5) 複数のパッケージで供給されるデバイスの場合、パッケージが小さいほどデバイスのピン数が少ないため、小型パッケージに記載されているペリフェラル数が減少します。デバイスに内部的に存在するペリフェラルの数は、その型番で提供される最大のパッケージに比べて減少しません。