JADS339B September   2024  – August 2026 TPLD1202

PRODUCTION DATA  

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  4. 1 特長
  5. 2 アプリケーション
  6. 3 説明
  7. 4 ピン構成および機能
  8. 5 仕様
    1. 5.1  絶対最大定格
    2. 5.2  ESD 定格
    3. 5.3  推奨動作条件
    4. 5.4  熱に関する情報
    5. 5.5  電気的特性
    6. 5.6  電源電流特性
    7. 5.7  スイッチング特性
    8. 5.8  I2C バス タイミング要件
    9. 5.9  SPI のタイミング要件
    10. 5.10 代表的特性
  9. 6 パラメータ測定情報
  10. 7 詳細説明
    1. 7.1 概要
    2. 7.2 機能ブロック図
    3. 7.3 機能説明
      1. 7.3.1  I/O ピン
        1. 7.3.1.1 入力モード
        2. 7.3.1.2 出力モード
        3. 7.3.1.3 プルアップまたはプルダウン抵抗
      2. 7.3.2  接続マルチプレクサ
      3. 7.3.3  用途を設定可能なロジック ブロック
        1. 7.3.3.1 2 ビット LUT または D フリップ フロップ / ラッチ マクロセル
          1. 7.3.3.1.1 2 ビット LUT
          2. 7.3.3.1.2 D フリップ フロップ / ラッチ
        2. 7.3.3.2 2 ビット LUT またはパターン ジェネレータ マクロセル
          1. 7.3.3.2.1 2 ビット LUT
          2. 7.3.3.2.2 パターン ジェネレータ
        3. 7.3.3.3 3 ビット LUT または D フリップ フロップ / ラッチ (リセット / セット付き) マクロセル
          1. 7.3.3.3.1 3 ビット LUT
          2. 7.3.3.3.2 D フリップ フロップ / ラッチ、リセット / セット付き
        4. 7.3.3.4 3 ビット LUT または D フリップ フロップ / ラッチまたはシフト レジスタ マクロセル
          1. 7.3.3.4.1 3 ビット LUT
          2. 7.3.3.4.2 D フリップ フロップ / ラッチ、リセット / セット付き
          3. 7.3.3.4.3 8 ビット シフト レジスタ
        5. 7.3.3.5 4 ビット LUT または D フリップ フロップ / ラッチ (リセット / セット付き) マクロセル
          1. 7.3.3.5.1 4 ビット LUT
          2. 7.3.3.5.2 D フリップ フロップ / ラッチ、リセット / セット付き
      4. 7.3.4  構成可能なロジックおよびタイミング ブロック
        1. 7.3.4.1 3 ビット LUT
        2. 7.3.4.2 D フリップ フロップ / ラッチ、リセット / セット付き
        3. 7.3.4.3 8 ビット カウンタ / 遅延ジェネレータ (CNT/DLY)
          1. 7.3.4.3.1 遅延モード
          2. 7.3.4.3.2 カウンタ モードのリセット
          3. 7.3.4.3.3 ワンショット モード
          4. 7.3.4.3.4 周波数検出器モード
          5. 7.3.4.3.5 エッジ検出器モード
          6. 7.3.4.3.6 遅延エッジ検出モード
        4. 7.3.4.4 LUT/DFF + CNT モード
      5. 7.3.5  プログラム可能なグリッチ除去フィルタまたはエッジ検出器
      6. 7.3.6  グリッチ除去フィルタまたはエッジ検出器
      7. 7.3.7  ステート マシン (SM)
        1. 7.3.7.1 ステート マシン入力
        2. 7.3.7.2 ステート マシン出力
        3. 7.3.7.3 ステート マシンの構成
        4. 7.3.7.4 ステート マシンのタイミングに関する考慮事項
      8. 7.3.8  8 ビット カウンタ / 遅延ジェネレータ / 有限ステート マシン
      9. 7.3.9  PWM ジェネレータ
      10. 7.3.10 ウォッチドッグ タイマ
      11. 7.3.11 マルチチャネル アナログ コンパレータ (McACMP)
      12. 7.3.12 電圧リファレンス (VREF)
      13. 7.3.13 アナログ温度センサ (TS)
      14. 7.3.14 発振器
        1. 7.3.14.1 2kHz または 10kHz 選択可能な周波数発振器
        2. 7.3.14.2 25MHz 固定周波数発振回路
        3. 7.3.14.3 発振器の電力モード
      15. 7.3.15 シリアル通信
        1. 7.3.15.1 I2C モード
        2. 7.3.15.2 SPI モード
        3. 7.3.15.3 仮想 I/O
    4. 7.4 デバイスの機能モード
      1. 7.4.1 パワーオン リセット
      2. 7.4.2 電源制御モード
      3. 7.4.3 保護機能
        1. 7.4.3.1 デバイス読み取り/書き込みロック
        2. 7.4.3.2 OTP 巡回冗長検査 (CRC)
      4. 7.4.4 プログラミング
        1. 7.4.4.1 選択可能な I2C/SPI インターフェイス
        2. 7.4.4.2 ワンタイム プログラマブル メモリ (OTP) とプログラミング手順
        3. 7.4.4.3 Intel HEX ファイル形式
  11. 8 TPLD1202 のレジスタ
    1. 8.1 TPLD1202_User のレジスタ
    2. 8.2 TPLD1202_Cfg_0 のレジスタ
    3. 8.3 TPLD1202_Cfg_1 のレジスタ
  12. 9 アプリケーションと実装
    1. 9.1 アプリケーション情報
    2. 9.2 代表的なアプリケーション
      1. 9.2.1 設計要件
        1. 9.2.1.1 電源に関する考慮事項
        2. 9.2.1.2 入力に関する考慮事項
        3. 9.2.1.3 出力に関する考慮事項
      2. 9.2.2 詳細な設計手順
      3. 9.2.3 アプリケーション曲線
    3. 9.3 電源に関する推奨事項
    4. 9.4 レイアウト
      1. 9.4.1 レイアウトのガイドライン
      2. 9.4.2 レイアウト例
  13. 10デバイスおよびドキュメントのサポート
    1. 10.1 ドキュメントの更新通知を受け取る方法
    2. 10.2 サポート・リソース
    3. 10.3 商標
    4. 10.4 静電気放電に関する注意事項
    5. 10.5 用語集
  14. 11改訂履歴
  15. 12メカニカル、パッケージ、および注文情報

パッケージ・オプション

メカニカル・データ（パッケージ｜ピン）
サーマルパッド・メカニカル・データ
発注情報

7.4.4.1 選択可能な I2C/SPI インターフェイス

プログラムされていない TPLD1202デバイスでは、インターフェイス選択ピン (IO3) がデバイスの電源投入時にサンプリングされ、tSU (最大) 経過後に TPLD がどのインターフェイスで起動するかが決定されます。

このピンが GND (ロジック Low) に接続されているか、またはフローティングの場合、TPLD1202 は I2C インターフェイスで構成されます。このとき、ターゲット アドレスの上位 4 ビットは対応する HW Addr IO によって決定され、下位 3 ビットはデフォルトで 001b または ADDR = [A6][A5][A4][A3][0][0][1] となります。

このピンを VCC (ロジック High) に接続すると、TPLD1202 は SPI で構成されます。

プログラムされたデバイス (OTP が書き込み済みのデバイス) では、OTP メモリに保存されている選択によって、この設定が上書きされます。

I2C_EN

SPI_EN

インターフェイス有効

0

0

デバイスがプログラムされていない (ブランク)

0

1

SPI

1

0

I2C

1

1

 I2C と SPI のどちらでもなく、ピンは GPIO