JAJS136J January   2006  – July 2022 TPS5430 , TPS5431

PRODUCTION DATA  

  1. 特長
  2. アプリケーション
  3. 概要
  4. 改訂履歴
  5. ピン構成と機能
  6. 仕様
    1. 6.1 絶対最大定格
    2. 6.2 ESD 定格
    3. 6.3 推奨動作条件
    4. 6.4 熱に関する情報
    5. 6.5 電気的特性
    6. 6.6 代表的特性
  7. 詳細説明
    1. 7.1 概要
    2. 7.2 機能ブロック図
    3. 7.3 機能説明
      1. 7.3.1  発振周波数
      2. 7.3.2  基準電圧
      3. 7.3.3  イネーブル (ENA) と内部スロースタート時間
      4. 7.3.4  低電圧誤動作防止 (UVLO)
      5. 7.3.5  ブースト・キャパシタ (BOOT)
      6. 7.3.6  出力フィードバック (VSENSE) と内部補償
      7. 7.3.7  電圧フィード・フォワード
      8. 7.3.8  パルス幅変調 (PWM) 制御
      9. 7.3.9  過電流保護
      10. 7.3.10 過電圧保護
      11. 7.3.11 サーマル・シャットダウン
    4. 7.4 デバイスの機能モード
      1. 7.4.1 最小入力電圧付近での動作
      2. 7.4.2 ENA 制御による動作
  8. アプリケーションと実装
    1. 8.1 アプリケーション情報
    2. 8.2 代表的なアプリケーション
      1. 8.2.1 12V 入力から 5.0V 出力
        1. 8.2.1.1 設計要件
        2. 8.2.1.2 詳細な設計手順
          1. 8.2.1.2.1 WEBENCH® ツールによるカスタム設計
          2. 8.2.1.2.2 スイッチング周波数
          3. 8.2.1.2.3 入力キャパシタ
          4. 8.2.1.2.4 出力フィルタ部品
            1. 8.2.1.2.4.1 インダクタの選択
            2. 8.2.1.2.4.2 キャパシタの選択
          5. 8.2.1.2.5 出力電圧設定点
          6. 8.2.1.2.6 BOOT キャパシタ
          7. 8.2.1.2.7 キャッチ・ダイオード
          8. 8.2.1.2.8 詳細情報
            1. 8.2.1.2.8.1 出力電圧の制限
            2. 8.2.1.2.8.2 内部補償回路
            3. 8.2.1.2.8.3 熱に関する計算
        3. 8.2.1.3 アプリケーション曲線
      2. 8.2.2 TPS5430 を使用した広い入力電圧範囲
        1. 8.2.2.1 設計要件
        2. 8.2.2.2 詳細な設計手順
        3. 8.2.2.3 TPS5431 を使用した広い入力電圧範囲
          1. 8.2.2.3.1 設計要件
          2. 8.2.2.3.2 詳細な設計手順
      3. 8.2.3 セラミック出力フィルタ・キャパシタを使用する回路
        1. 8.2.3.1 設計要件
        2. 8.2.3.2 詳細な設計手順
          1. 8.2.3.2.1 出力フィルタ部品の選択
          2. 8.2.3.2.2 外部補償回路
  9. 電源に関する推奨事項
  10. 10レイアウト
    1. 10.1 レイアウトのガイドライン
    2. 10.2 レイアウト例
  11. 11デバイスおよびドキュメントのサポート
    1. 11.1 デバイスのサポート
      1. 11.1.1 Third-Party Products Disclaimer
      2. 11.1.2 開発サポート
        1. 11.1.2.1 WEBENCH® ツールによるカスタム設計
    2. 11.2 Receiving Notification of Documentation Updates
    3. 11.3 サポート・リソース
    4. 11.4 商標
    5. 11.5 Electrostatic Discharge Caution
    6. 11.6 Glossary
  12. 12メカニカル、パッケージ、および注文情報

パッケージ・オプション

デバイスごとのパッケージ図は、PDF版データシートをご参照ください。

メカニカル・データ(パッケージ|ピン)
  • DDA|8
サーマルパッド・メカニカル・データ
発注情報

レイアウトのガイドライン

低 ESR のセラミック・バイパス・キャパシタを、VIN ピンに接続します。バイパス・キャパシタ接続、VIN ピン、および TPS543x のグランド・ピンによって形成されるループ領域を最小限に抑えるように注意する必要があります。そのためには、VIN パターンに隣接するデバイスの下のトップサイド・グランド領域を広げ、バイパス・キャパシタをできるだけ VIN ピンに近づけて設置するのが最善の方法です。推奨される最小のバイパス・キャパシタンスは、X5R または X7R クラスの誘導体が使用されている 4.7μF のセラミック・キャパシタです。

IC 直下のトップ層には、PowerPAD に接続するための露出した領域を持つグランド領域が必要です。ビアを使用して、このグランド領域を任意の内部グランド・プレーンに接続します。入力および出力フィルタ・コンデンサのグランド側にも、追加のビアを使用します。GND ピンは、以下に示すように、デバイスの下のグランド領域に接続することによって PCB のグランドに接続する必要があります。

PH ピンは、出力インダクタ、キャッチ・ダイオード、およびブート・キャパシタに接続する必要があります。PH の接続はスイッチング・ノードであるため、インダクタは PH ピンのすぐ近くに配置し、PCB 導体の面積をできるだけ小さくして過度の容量性カップリングを避ける必要があります。キャッチ・ダイオードもデバイスの近くに配置し、出力電流ループ領域の面積を最小化する必要があります。図に示すように、位相ノードと BOOT ピンの間にはブート・キャパシタを接続します。ブート・キャパシタは IC に近づけて配置し、導体パターンはできるだけ短くしてください。図に示すように部品を配置し接続すると正常に動作しますが、これとは別の接続を行うことも可能です。

VOUT パターンと GND の間には、図に示すように出力フィルタ・キャパシタを接続します。PH ピン、Lout、Cout、および GND によって形成されるループは、実用上適切な範囲でなるべく小さくすることが重要です。

出力電圧を設定するために、抵抗デバイダ回路を使用して、VOUT パターンを VSENSE ピンに接続します。このパターンは、PH パターンから少し離して配線してください。IC パッケージのサイズとデバイスのピン配置の関係で、このパターンを出力キャパシタの下に配線しなければならない場合があります。出力キャパシタの下に配線できない場合は、別の層上に配線します。

図 10-1 に示すようなグランド接続方法を使用している場合は、別の層へのビア接続を使用して ENA ピンに配線します。