JAJSEM3K December   2007  – April 2024 TXS0108E

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 概要
  5. 4 ピン構成および機能
  6. 5 仕様
    1. 5.1  絶対最大定格
    2. 5.2  ESD 定格
    3. 5.3  推奨動作条件
    4. 5.4  熱に関する情報
    5. 5.5  電気的特性：TA = –40℃～85℃
    6. 5.6  タイミング要件：VCCA = 1.5V ± 0.1V
    7. 5.7  タイミング要件：VCCA = 1.8V ± 0.15V
    8. 5.8  タイミング要件：VCCA = 2.5V ± 0.2V
    9. 5.9  タイミング要件：VCCA = 3.3V ± 0.3V
    10. 5.10 スイッチング特性：VCCA = 1.5V ± 0.1V
    11. 5.11 スイッチング特性：VCCA = 1.8V ± 0.15V
    12. 5.12 スイッチング特性：VCCA = 2.5V ± 0.2V
    13. 5.13 スイッチング特性：VCCA = 3.3V ± 0.3V
    14. 5.14 動作特性：VCCA = 1.5V～3.3V、VCCB = 1.5V～3.3V
    15. 5.15 代表的特性
  7. 6 パラメータ測定情報
    1. 6.1 負荷回路
    2. 6.2 電圧波形
  8. 7 詳細説明
    1. 7.1 概要
    2. 7.2 機能ブロック図
    3. 7.3 機能説明
      1. 7.3.1 アーキテクチャ
      2. 7.3.2 入力ドライバの要件
      3. 7.3.3 出力負荷に関する検討事項
      4. 7.3.4 イネーブルおよびディセーブル
      5. 7.3.5 I/O ラインのプルアップ抵抗またはプルダウン抵抗
    4. 7.4 デバイスの機能モード
  9. 8 アプリケーションと実装
    1. 8.1 アプリケーション情報
    2. 8.2 代表的なアプリケーション
      1. 8.2.1 設計要件
      2. 8.2.2 詳細な設計手順
      3. 8.2.3 アプリケーション曲線
    3. 8.3 電源に関する推奨事項
    4. 8.4 レイアウト
      1. 8.4.1 レイアウトのガイドライン
      2. 8.4.2 レイアウト例
  10. 9 デバイスおよびドキュメントのサポート
    1. 9.1 ドキュメントのサポート
      1.      関連資料
    2. 9.2 ドキュメントの更新通知を受け取る方法
    3. 9.3 サポート・リソース
    4. 9.4 商標
    5. 9.5 静電気放電に関する注意事項
    6. 9.6 用語集
  11. 10改訂履歴
  12. 11メカニカル、パッケージ、および注文情報

パッケージ・オプション

メカニカル・データ（パッケージ｜ピン）
サーマルパッド・メカニカル・データ
発注情報

7.3.1 アーキテクチャ

図 7-1 に、このアプリケーションでプッシュプル モードとオープン ドレイン モードの両方に必要なセミバッファ付きアーキテクチャ設計を示します。このアプリケーションは、エッジ レート アクセラレータ回路 (High から Low と Low から High の両方)、オン抵抗の大きい N チャネル パスゲート トランジスタ (約 300Ω～500Ω)、プルアップ抵抗 (DC バイアスと駆動能力を提供) を使用して、これらの要件を満たします。この設計では、A から B、または B から A へのデータ フローの方向を制御するための方向制御信号は必要ありません。結果として実装することで、低速のオープン ドレイン動作と高速のプッシュプル動作の両方をサポートできます。

TXS0108E TXS0108E セルのアーキテクチャ図 7-1 TXS0108E セルのアーキテクチャ

A ポートから B ポートにデータを送信しているとき、立ち上がりエッジ中にワンショット回路 (OS3) が PMOS トランジスタ (P2) を短時間オンにし、Low から High への遷移時間を短縮します。同様に A から B にデータを送信しているとき、立ち下がりエッジ中にワンショット回路 (OS4) が N チャネル MOSFET トランジスタ (N2) を短時間オンにし、High から Low への遷移を高速化します。B ポートのエッジ レート アクセラレータは、ワンショット回路 OS3 と OS4 で構成されます。トランジスタ P2 と N2 は、A ポートで対応する遷移が検出されると、B ポートを急速に High または Low に強制します。

B ポートから A ポートにデータを送信しているとき、立ち上がりエッジ中にワンショット回路 (OS1) が PMOS トランジスタ (P1) を短時間オンにし、Low から High への遷移時間を短縮します。同様に B から A にデータを送信しているとき、立ち下がりエッジ中にワンショット回路 (OS2) が NMOS トランジスタ (N1) を短時間オンにし、High から Low への遷移を高速化します。A ポートのエッジ レート アクセラレータは、ワンショット OS1 および OS2、トランジスタ P1 および N1 コンポーネントで構成されます。これらのコンポーネントがエッジ レート アクセラレータを形成し、B ポートで対応する遷移が検出されると、A ポートを急速に High または Low に強制します。