JADA053 February   2026

 

  1.   1
  2.   概要
  3.   商標
  4. 1 概要
    1. 1.1 NPU の定義と目的
    2. 1.2 主な機能
    3. 1.3 技術的な制約
  5. 2 開発フローの概要
    1. 2.1 モデル開発フェーズ
    2. 2.2 モデル コンパイル フェーズ
    3. 2.3 アプリケーション統合フェーズ
  6. 3 モデル作成の例 (Python)
    1. 3.1 モデル選択の根拠
    2. 3.2 モデル アーキテクチャの設計
    3. 3.3 トレーニングの詳細
      1. 3.3.1 開発環境の設定
      2. 3.3.2 データセットの生成
      3. 3.3.3 モデル トレーニングの構成
      4. 3.3.4 量子化対応トレーニング プロセス
  7. 4 組込みプラットフォーム向けの量子化
    1. 4.1 量子化のアプローチ：QAT と PTQ の比較
      1. 4.1.1 トレーニング後の量子化 (PTQ)
      2. 4.1.2 量子化対応トレーニング (QAT)
    2. 4.2 量子化フレームワークおよびラッパー モジュール
      1. 4.2.1 CPU 量子化のための汎用ラッパー
      2. 4.2.2 NPU ハードウェア アクセラレーション用 TINPU ラッパー
  8. 5 モデルの検証
    1. 5.1 2 段階トレーニング手法
      1. 5.1.1 初期トレーニング フェーズ
      2. 5.1.2 微調整フェーズ
    2. 5.2 トレーニング フェーズの比較
    3. 5.3 検証結果と指標
  9. 6 モデルのテスト
    1. 6.1 推論のセットアップと方法論
      1. 6.1.1 一般的なユーザー テスト アプローチ
    2. 6.2 テスト結果とビジュアル分析
      1. 6.2.1 視覚的なパフォーマンス評価
    3. 6.3 定量的な性能指標
  10. 7 TI マイコン (C2000 – F28P55x) へのモデル移動 [初心者レベル]
  11. 8 TI マイコン (C2000 – F28P55x) へのモデル移動 [開発者レベル]
    1. 8.1 コンパイルの前提条件
      1. 8.1.1 必要な TI ソフトウェア コンポーネント
      2. 8.1.2 環境設定プロセス
    2. 8.2 構成ファイルのセットアップ
      1. 8.2.1 構成ファイル構造
        1. 8.2.1.1 逆量子化フラグを必要とするモデル
      2. 8.2.2 回帰モデルの特別な構成
        1. 8.2.2.1 出力逆量子化フラグ
        2. 8.2.2.2 コンパイラ定数の変更
        3. 8.2.2.3 コンパイル辞書の更新
    3. 8.3 コンパイル プロセス フロー
      1. 8.3.1 コンパイル処理の開始
      2. 8.3.2 コンパイル フェーズ
      3. 8.3.3 注意すべき一般的な問題
  12. 9 マイコン プロジェクトのセットアップ
    1. 9.1 NPU アプリケーション向け CCS プロジェクトの作成
    2. 9.2 NPU インターフェイスについて
      1. 9.2.1 主要なインターフェイス コンポーネント
      2. 9.2.2 基本的な使用パターン
  13. 10組込み環境でのモデルのテスト
    1. 10.1 視覚的なパフォーマンス評価
    2. 10.2 定量的な性能指標
  14. 11リアルタイム シグナル チェーンでの NPU の統合
    1. 11.1 アプリケーション ブロック図
    2. 11.2 アプリケーション コードの実装
    3. 11.3 利用されているハードウェア コンポーネント
    4. 11.4 ハードウェア検証結果
      1. 11.4.1 入力信号特性
      2. 11.4.2 ニューラル ネットワーク出力解析
  15. 12設計上の主な決定事項と影響
    1. 12.1 NPU 番号の処理
      1. 12.1.1 整数のみのアーキテクチャ
      2. 12.1.2 負の値および浮動小数点数の処理
    2. 12.2 サポートされているニューラル ネットワーク層と制約
      1. 12.2.1 サポートされている層の種類
        1. 12.2.1.1 畳み込み層
        2. 12.2.1.2 その他のコア レイヤ
        3. 12.2.1.3 フレキシビリティ
    3. 12.3 モデルの複雑さとサイズの制限
      1. 12.3.1 メモリの制約とモデル サイズ
      2. 12.3.2 最適化プロセスとパフォーマンスのトレードオフ
  16. 13ベンチマーク
    1. 13.1 モデル性能の比較
      1. 13.1.1 128 ニューロン モデル
      2. 13.1.2 64 ニューロン モデル
      3. 13.1.3 16 ニューロン モデル
      4. 13.1.4 参照ベンチマーク
    2. 13.2 性能分析
      1. 13.2.1 モデル選択のトレードオフ
      2. 13.2.2 CPU と NPU の性能比較
    3. 13.3 パイプライン段のタイミング測定
  17. 14まとめ
    1. 14.1 主な機能と制約
    2. 14.2 開発ワークフロー
    3. 14.3 モデル設計の検討事項
    4. 14.4 実装課題とソリューション
    5. 14.5 より広範なアプリケーション
  18. 15参考資料

1.1 NPU の定義と目的

F28P55x ニューラル プロセッシング ユニット (NPU) は、TI の C2000 マイコン アーキテクチャに統合された専用ハードウェア アクセラレータであり、高効率でニューラル ネットワーク計算を実行するように特別に設計されています。この専用シリコンを使用すると、組込みデバイス上で機械学習が直接推論を実施できるため、外部プロセッサやクラウドの接続が不要になります。C2000 エコシステムの不可欠な要素である NPU は、メイン CPU、アナログ フロントエンド、制御ペリフェラルと連携して動作し、リアルタイム制御システムで洗練されたインテリジェンスを実現します。NPU は、リソースに制約のある環境でも先進的な機械学習機能を実現する、ディタミニスティックな性能が最重要視されている TI の取り組みを表しています。