JAJSGA1A October   2018  – December 2018 DAC43608 , DAC53608

PRODUCTION DATA.  

  1. 1 特長
  2. 2 アプリケーション
  3. 3 概要
    1.     Device Images
      1.      ブロック概略図
      2.      プログラマブル・ウィンドウ・コンパレータ
  4. 4 改訂履歴
  5. 5 デバイス比較表
  6. 6 ピン構成および機能
    1.     端子機能
  7. 7 仕様
    1. 7.1  絶対最大定格
    2. 7.2  ESD定格
    3. 7.3  推奨動作条件
    4. 7.4  熱特性
    5. 7.5  電気的特性
    6. 7.6  タイミング要件：I2CTM Standard モード
    7. 7.7  タイミング要件：I2CTM Fast モード
    8. 7.8  タイミング要件：I2CTM Fast+ モード
    9. 7.9  タイミング要件：ロジック
    10. 7.10 代表的特性：1.8V
    11. 7.11 代表的特性：5.5V
    12. 7.12 代表的特性
    13. 7.13 代表的特性
  8. 8 詳細説明
    1. 8.1 概要
    2. 8.2 機能ブロック図
    3. 8.3 機能説明
      1. 8.3.1 デジタル / アナログ・コンバータ (DAC) アーキテクチャ
        1. 8.3.1.1 DAC の伝達関数
        2. 8.3.1.2 DAC レジスタの更新と LDAC 機能
        3. 8.3.1.3 CLR 機能
        4. 8.3.1.4 出力アンプ
      2. 8.3.2 リファレンス
      3. 8.3.3 パワーオン・リセット (POR)
      4. 8.3.4 ソフトウェア・リセット
    4. 8.4 デバイスの機能モード
      1. 8.4.1 パワーダウン・モード
    5. 8.5 プログラミング
      1. 8.5.1 F/S モードのプロトコル
      2. 8.5.2 DACx3608 の I2CTM 更新シーケンス
      3. 8.5.3 DACx3608 のアドレス・バイト
      4. 8.5.4 DACx3608 のコマンド・バイト
      5. 8.5.5 DACx3608 のデータ・バイト (MSDB と LSDB)
      6. 8.5.6 DACx3608 の I2CTM 読み取りシーケンス
    6. 8.6 レジスタ・マップ
      1. 8.6.1 DEVICE_CONFIG レジスタ (オフセット = 01h) [リセット = 00FFh]
        1. Table 10. DEVICE_CONFIG レジスタ・フィールドの説明
      2. 8.6.2 STATUS/TRIGGER レジスタ (オフセット = 02h) [リセット = 0300h (DAC53608)、リセット = 0500h (DAC43608)]
        1. Table 11. STATUS/TRIGGER レジスタ・フィールドの説明
      3. 8.6.3 BRDCAST レジスタ (オフセット = 03h) [リセット = 0000h]
        1. Table 12. BRDCAST レジスタ・フィールドの説明
      4. 8.6.4 DACn_DATA レジスタ (オフセット = 08h～0Fh) [リセット = 0000h]
        1. Table 13. DACn_DATA レジスタ・フィールドの説明
  9. 9 アプリケーションと実装
    1. 9.1 アプリケーション情報
    2. 9.2 代表的なアプリケーション
      1. 9.2.1 プログラマブル LED バイアス
        1. 9.2.1.1 設計要件
        2. 9.2.1.2 詳細な設計手順
        3. 9.2.1.3 アプリケーション曲線
      2. 9.2.2 プログラマブル・ウィンドウ・コンパレータ
        1. 9.2.2.1 設計要件
        2. 9.2.2.2 詳細な設計手順
        3. 9.2.2.3 アプリケーション曲線
  10. 10電源に関する推奨事項
  11. 11レイアウト
    1. 11.1 レイアウトの注意点
    2. 11.2 レイアウト例
  12. 12デバイスおよびドキュメントのサポート
    1. 12.1 ドキュメントのサポート
      1. 12.1.1 関連資料
    2. 12.2 関連リンク
    3. 12.3 ドキュメントの更新通知を受け取る方法
    4. 12.4 コミュニティ・リソース
    5. 12.5 商標
    6. 12.6 静電気放電に関する注意事項
    7. 12.7 Glossary
  13. 13メカニカル、パッケージ、および注文情報

7.9 タイミング要件：ロジック

すべての入力信号は VIL から VDD の 70% に対して、1.8V ≤ VDD ≤ 5.5V、1.8V ≤ VREFIN ≤ VDD、–40°C ≤ TA ≤ +125°C、1.8V ≤ VDD ≤ 2.7V では Vpull up = VDD、2.7V ≤ VDD ≤ 5.5V では Vpull up = 2.7V または VDD を条件として時間測定しています。
MIN NOM MAX UNIT
tLDACAH SCL 立ち下がりエッジから LDAC 立ち上がりエッジまで、1.7V ≤ VDD ≤ 2.7V 20 ns
tLDACAH SCL 立ち下がりエッジから LDAC 立ち上がりエッジまで、2.7V < VDD ≤ 5.5V 20 ns
tLDACAL LDAC 立ち下がりエッジから SCL 立ち下がりエッジまで、1.7V ≤ VDD ≤ 5.5V 10 クロック・サイクル
tLDACSH SCL 立ち下がりエッジから LDAC 立ち上がりエッジまで、1.7V ≤ VDD ≤ 2.7V 80 ns
tLDACSH SCL 立ち下がりエッジから LDAC 立ち上がりエッジまで、2.7V < VDD ≤ 5.5V 50 ns
tLDACSL SCL 立ち下がりエッジから LDAC 立ち下がりエッジまで、1.7V ≤ VDD ≤ 2.7V 20 ns
tLDACSL SCL 立ち下がりエッジから LDAC 立ち下がりエッジまで、2.7V ≤ VDD ≤ 5.5V 20 ns
tLDACW LDAC Low 時間、1.7V ≤ VDD < 2.7V 30 ns
tLDACW LDAC Low 時間、2.7V ≤ VDD ≤ 5.5V 60 ns
tCLRW CLR Low 時間、1.7V ≤ VDD < 2.7V 30 ns
tCLRW CLR Low 時間、2.7V ≤ VDD ≤ 5.5V 60 ns
DAC53608 DAC43608 timing-01-SLASEQ4.gifFigure 1. シリアル・インターフェイス・タイミング図